JPH07159482A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH07159482A JPH07159482A JP5306335A JP30633593A JPH07159482A JP H07159482 A JPH07159482 A JP H07159482A JP 5306335 A JP5306335 A JP 5306335A JP 30633593 A JP30633593 A JP 30633593A JP H07159482 A JPH07159482 A JP H07159482A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- reference voltage
- generator
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 安価でテストプログラマの負荷を軽減すると
共に、テスト時間の短縮をも実現することができる半導
体試験装置を得る。 【構成】 ＩＣの複数の電源ピンに対し、それぞれ任意
の電圧を供給することができる複数の電圧発生器（オペ
アンプ５ａ）と、ＩＣの基準電圧となる電圧を発生させ
る基準電圧発生器（オペアンプ５ｃ）と、基準電圧発生
器５ｃの出力電圧と上記複数の電圧発生器５ａの電圧と
の電位差を保ちながら、上記基準電圧発生器の出力電圧
の推移に従って、上記複数の電圧発生器の出力電圧をシ
フトする電圧シフト回路（オペアンプ５ｄ）とを備え
た。
共に、テスト時間の短縮をも実現することができる半導
体試験装置を得る。 【構成】 ＩＣの複数の電源ピンに対し、それぞれ任意
の電圧を供給することができる複数の電圧発生器（オペ
アンプ５ａ）と、ＩＣの基準電圧となる電圧を発生させ
る基準電圧発生器（オペアンプ５ｃ）と、基準電圧発生
器５ｃの出力電圧と上記複数の電圧発生器５ａの電圧と
の電位差を保ちながら、上記基準電圧発生器の出力電圧
の推移に従って、上記複数の電圧発生器の出力電圧をシ
フトする電圧シフト回路（オペアンプ５ｄ）とを備え
た。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の電
気的特性を試験する半導体試験装置に関するものであ
る。
気的特性を試験する半導体試験装置に関するものであ
る。
【０００２】
【従来の技術】図５は、従来の半導体試験装置の一例を
示す部分回路図であり、図において、１は被試験半導体
集積回路（以下テストＩＣという）、２ａはテストＩＣ
１のＶCC電源ピン、２ｂは同じくＶSSグランド電源ピ
ン、３ａ〜３ｎはテストＩＣ１の入出力波形を伝えるフ
ァンクションピン、４はトランスファリレー、４ａ，４
ｂはトランスファリレー４の各々の端子、５ａ及び５ｂ
はオペアンプ、６ａ，６ｂ及び６ｃ，６ｄはオペアンプ
５ａ，５ｂによる電圧増幅率を決める抵抗、７ａ及び７
ｂはオペアンプ５ａ及び５ｂの出力電圧をコントロール
するＤ／Ａコンバータ、８ａ及び８ｂはＤ／Ａコンバー
タ７ａ及び７ｂの出力電圧を制御する制御線、９はＤ／
Ａコンバータの出力電圧を決めるデータ線である。
示す部分回路図であり、図において、１は被試験半導体
集積回路（以下テストＩＣという）、２ａはテストＩＣ
１のＶCC電源ピン、２ｂは同じくＶSSグランド電源ピ
ン、３ａ〜３ｎはテストＩＣ１の入出力波形を伝えるフ
ァンクションピン、４はトランスファリレー、４ａ，４
ｂはトランスファリレー４の各々の端子、５ａ及び５ｂ
はオペアンプ、６ａ，６ｂ及び６ｃ，６ｄはオペアンプ
５ａ，５ｂによる電圧増幅率を決める抵抗、７ａ及び７
ｂはオペアンプ５ａ及び５ｂの出力電圧をコントロール
するＤ／Ａコンバータ、８ａ及び８ｂはＤ／Ａコンバー
タ７ａ及び７ｂの出力電圧を制御する制御線、９はＤ／
Ａコンバータの出力電圧を決めるデータ線である。
【０００３】次に動作について説明する。通常のＩＣの
試験はＶSSをグランドレベルにし、ＶCCに規定の電源電
圧を供給して試験をするが、ＩＣによっては、ＶSS端子
にオフセット電圧を与え、ＩＣ全体の対グランド電位を
上げるようなテストが必要とされる。ここでは、上記テ
スト時のオフセット電圧の作り方についてのみ説明す
る。
試験はＶSSをグランドレベルにし、ＶCCに規定の電源電
圧を供給して試験をするが、ＩＣによっては、ＶSS端子
にオフセット電圧を与え、ＩＣ全体の対グランド電位を
上げるようなテストが必要とされる。ここでは、上記テ
スト時のオフセット電圧の作り方についてのみ説明す
る。
【０００４】前述したようにテストＩＣ１のＶCCピン２
ｂはトランスファリレー４によりグランドに接続されて
いるが、あるテスト項目ではトランスファリレー４の４
ａ側端子に接続され、オペアンプ５ｂの出力電圧が供給
される。しかし、試験装置のファンクション波形は、振
幅が限られている（−２〜７Ｖ）ため、テストＩＣ１を
そのテスト状態にするためのファンクション入力時はオ
ペアンプ５ｂを０［Ｖ］、オペアンプ５ａを５［Ｖ］等
にしておく必要がある。ファンクション入力が終了後、
オフセット電圧を供給し、対グランドとの電位を上げれ
ば良いが、テストＩＣは、ＶCC間の電位差に規定があ
り、その電位差を越えられない。そこで、メインコント
ローラからの指示である。Ｄ／Ａコンバータ用データ９
と、制御線８ａ，８ｂを交互に制御することにより、Ｄ
／Ａコンバータ７ａ及び７ｂの出力電圧を階段式に変化
させ、しいてはＶCC及びＶSS電圧を変化させる。
ｂはトランスファリレー４によりグランドに接続されて
いるが、あるテスト項目ではトランスファリレー４の４
ａ側端子に接続され、オペアンプ５ｂの出力電圧が供給
される。しかし、試験装置のファンクション波形は、振
幅が限られている（−２〜７Ｖ）ため、テストＩＣ１を
そのテスト状態にするためのファンクション入力時はオ
ペアンプ５ｂを０［Ｖ］、オペアンプ５ａを５［Ｖ］等
にしておく必要がある。ファンクション入力が終了後、
オフセット電圧を供給し、対グランドとの電位を上げれ
ば良いが、テストＩＣは、ＶCC間の電位差に規定があ
り、その電位差を越えられない。そこで、メインコント
ローラからの指示である。Ｄ／Ａコンバータ用データ９
と、制御線８ａ，８ｂを交互に制御することにより、Ｄ
／Ａコンバータ７ａ及び７ｂの出力電圧を階段式に変化
させ、しいてはＶCC及びＶSS電圧を変化させる。
【０００５】図６は、この電圧変化のようを示すもの
で、１０はＶSS電圧、１１はＶCC電圧を示す。
で、１０はＶSS電圧、１１はＶCC電圧を示す。
【０００６】
【発明が解決しようとする課題】従来の装置は以上のよ
うに構成されているので、ＶCC−ＶSS間の電位差規定を
守りながら階段的に電圧変化をさせる必要があり、その
処理に時間が掛かっていた。又その処理は全てテストプ
ログラマの考慮が必要でテストプログラマの負荷も大き
かった。
うに構成されているので、ＶCC−ＶSS間の電位差規定を
守りながら階段的に電圧変化をさせる必要があり、その
処理に時間が掛かっていた。又その処理は全てテストプ
ログラマの考慮が必要でテストプログラマの負荷も大き
かった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、テストＩＣの基準電源ピン（Ｖ
SSピン）に電圧を供給している電圧発生器を基準とし
て、その基準電圧発生器出力の電圧の変化とともに他の
電圧発生器の出力電圧を変化させることにより、ＩＣの
テスト時間、プログラム開発時間を短縮することを目的
とする。
ためになされたもので、テストＩＣの基準電源ピン（Ｖ
SSピン）に電圧を供給している電圧発生器を基準とし
て、その基準電圧発生器出力の電圧の変化とともに他の
電圧発生器の出力電圧を変化させることにより、ＩＣの
テスト時間、プログラム開発時間を短縮することを目的
とする。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
る半導体試験装置は、ＩＣの複数の電源ピンに対し、そ
れぞれ任意の電圧を供給することができる複数の電圧発
生器と、上記ＩＣの基準電圧となる電圧を発生させる基
準電圧発生器と、上記基準電圧発生器の出力電圧と上記
複数の電圧発生器の電圧との電位差を保ちながら、上記
基準電圧発生器の出力電圧の推移に従って、上記複数の
電圧発生器の出力電圧をシフトする電圧シフト回路とを
備えたものである。
る半導体試験装置は、ＩＣの複数の電源ピンに対し、そ
れぞれ任意の電圧を供給することができる複数の電圧発
生器と、上記ＩＣの基準電圧となる電圧を発生させる基
準電圧発生器と、上記基準電圧発生器の出力電圧と上記
複数の電圧発生器の電圧との電位差を保ちながら、上記
基準電圧発生器の出力電圧の推移に従って、上記複数の
電圧発生器の出力電圧をシフトする電圧シフト回路とを
備えたものである。
【０００９】また、この発明の請求項２に係る半導体試
験装置は、ＩＣの入力ピンに任意の電圧振幅の波形を与
えるドライバー回路と、上記ＩＣの基準電圧となる電圧
を発生させる基準電圧発生器と、上記ドライバー回路よ
り出力される振幅電圧を、上記基準電圧発生器の出力基
準電圧との電位差を保ちながら、上記基準電圧発生器の
出力電圧推移に従って変化させる電圧シフト回路とを備
えたものである。
験装置は、ＩＣの入力ピンに任意の電圧振幅の波形を与
えるドライバー回路と、上記ＩＣの基準電圧となる電圧
を発生させる基準電圧発生器と、上記ドライバー回路よ
り出力される振幅電圧を、上記基準電圧発生器の出力基
準電圧との電位差を保ちながら、上記基準電圧発生器の
出力電圧推移に従って変化させる電圧シフト回路とを備
えたものである。
【００１０】さらに、この発明の請求項３に係る半導体
試験装置は、ＩＣの出力ピンの電圧と、予め設定された
期待電圧とのレベル比較をする電圧比較器と、上記ＩＣ
の基準電圧となる電圧を発生させる基準電圧発生器と、
上記電圧比較器の期待電圧を、上記基準電圧発生器の出
力基準電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧推移に従って変化させる電圧シフト回路と
を備えたものである。
試験装置は、ＩＣの出力ピンの電圧と、予め設定された
期待電圧とのレベル比較をする電圧比較器と、上記ＩＣ
の基準電圧となる電圧を発生させる基準電圧発生器と、
上記電圧比較器の期待電圧を、上記基準電圧発生器の出
力基準電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧推移に従って変化させる電圧シフト回路と
を備えたものである。
【００１１】
【作用】この発明の請求項１乃至請求項３における電圧
シフト回路は、もととも電圧発生器より出力されている
電圧に、基準電圧出力器からの出力電圧を加算して出力
する。これによりＩＣの基準電圧ピンに電圧を供給する
電圧発生器の出力電圧を、他の電圧発生器の基準電圧と
することができ、それぞれの電圧発生器出力の電位差を
保ちながら電圧シフトを高速にすることができる。
シフト回路は、もととも電圧発生器より出力されている
電圧に、基準電圧出力器からの出力電圧を加算して出力
する。これによりＩＣの基準電圧ピンに電圧を供給する
電圧発生器の出力電圧を、他の電圧発生器の基準電圧と
することができ、それぞれの電圧発生器出力の電位差を
保ちながら電圧シフトを高速にすることができる。
【００１２】
実施例１．以下、この発明の一実施例を図について説明
する。図１は請求項１に係る実施例を示す図であり、図
１において図５と同一符号は同一のものを示している。
５ｃはオペアンプ５ｂの出力電圧を反転するオペアン
プ、５ｄは、オペアンプ５ａの出力電圧とオペアンプ５
ｄの出力電圧の差動増幅用オペアンプ、６ｅ〜６ｊはそ
れぞれ５ｃ及び５ｄのオペアンプの増幅率を決める抵抗
である。
する。図１は請求項１に係る実施例を示す図であり、図
１において図５と同一符号は同一のものを示している。
５ｃはオペアンプ５ｂの出力電圧を反転するオペアン
プ、５ｄは、オペアンプ５ａの出力電圧とオペアンプ５
ｄの出力電圧の差動増幅用オペアンプ、６ｅ〜６ｊはそ
れぞれ５ｃ及び５ｄのオペアンプの増幅率を決める抵抗
である。
【００１３】次に動作について説明する。オペアンプ５
ｂの出力電圧はテストＩＣ１のＶSSピンに供給されると
共に、基準電圧発生器としてのオペアンプ５ｃの（−）
入力ピンに入力される。今、オペアンプ５ｃの増幅抵抗
６ｅ及び６ｆが同一抵抗値である場合、オペアンプ５ｃ
の出力電圧は、オペアンプ５ｂの出力電圧の反転電圧が
出力される。この出力電圧は、反転基準電圧（AOFFSET)
として、他の複数の電圧発生器に取付けられた電圧シフ
ト回路（図示しない）に送られる。
ｂの出力電圧はテストＩＣ１のＶSSピンに供給されると
共に、基準電圧発生器としてのオペアンプ５ｃの（−）
入力ピンに入力される。今、オペアンプ５ｃの増幅抵抗
６ｅ及び６ｆが同一抵抗値である場合、オペアンプ５ｃ
の出力電圧は、オペアンプ５ｂの出力電圧の反転電圧が
出力される。この出力電圧は、反転基準電圧（AOFFSET)
として、他の複数の電圧発生器に取付けられた電圧シフ
ト回路（図示しない）に送られる。
【００１４】その電圧シフト回路の１つが図１ではオペ
アンプ５ｄとその周辺回路により構成されている。AOFF
SETは、オペアンプ５ｄの（−）入力ピンに入力され、
オペアンプ５ａの出力電圧は（＋）入力ピンに入力され
る。今、オペアンプ５ｄの増幅抵抗６ｇ〜６ｊが同一抵
抗値であれば、オペアンプ５ｄの出力電圧は（＋）入力
ピン電圧に（−）入力ピン電圧の反転電圧を加算された
電圧となる。つまり、テストＩＣのＶCCピンの入力電圧
は、電圧発生器であるオペアンプ５ａの出力電圧に基準
電圧（ＶSSピン入力電圧）を加算した値となる。
アンプ５ｄとその周辺回路により構成されている。AOFF
SETは、オペアンプ５ｄの（−）入力ピンに入力され、
オペアンプ５ａの出力電圧は（＋）入力ピンに入力され
る。今、オペアンプ５ｄの増幅抵抗６ｇ〜６ｊが同一抵
抗値であれば、オペアンプ５ｄの出力電圧は（＋）入力
ピン電圧に（−）入力ピン電圧の反転電圧を加算された
電圧となる。つまり、テストＩＣのＶCCピンの入力電圧
は、電圧発生器であるオペアンプ５ａの出力電圧に基準
電圧（ＶSSピン入力電圧）を加算した値となる。
【００１５】従来技術でも述べたように、ファンクショ
ンピンへの入力波形の振幅には試験装置により規定があ
るため、通常はＶSSピンＯ［Ｖ］、ＶCCピン５［Ｖ］等
の電圧が入力されている。ＶSSピン、つまりオペアンプ
５ｂの出力電圧がＯ［Ｖ］の時、オペアンプ５ｃの出力
電圧もＯ［Ｖ］。ゆえにオペアンプ５ｄの出力電圧つま
り、ＶCCピンの電圧はオペアンプ５ａの出力電圧がその
まま入力される。
ンピンへの入力波形の振幅には試験装置により規定があ
るため、通常はＶSSピンＯ［Ｖ］、ＶCCピン５［Ｖ］等
の電圧が入力されている。ＶSSピン、つまりオペアンプ
５ｂの出力電圧がＯ［Ｖ］の時、オペアンプ５ｃの出力
電圧もＯ［Ｖ］。ゆえにオペアンプ５ｄの出力電圧つま
り、ＶCCピンの電圧はオペアンプ５ａの出力電圧がその
まま入力される。
【００１６】次にこの状態から、図には示してないがＤ
／Ａコンバータ７ｂの入力データ等（従来技術例を同
様）を操作して、オペアンプ５ｂの出力電圧、つまりＶ
SSピンの入力電圧を１０［Ｖ］とすると、その反転電圧
−１０［Ｖ］がオペアンプ５ｃから出力され、しいては
オペアンプ５ｄから、＋２０［Ｖ］が出力される。つま
り、ＶSSピンの入力電圧を変更するだけでＶCCピンの入
力電圧がほぼ同時に変更することができる。
／Ａコンバータ７ｂの入力データ等（従来技術例を同
様）を操作して、オペアンプ５ｂの出力電圧、つまりＶ
SSピンの入力電圧を１０［Ｖ］とすると、その反転電圧
−１０［Ｖ］がオペアンプ５ｃから出力され、しいては
オペアンプ５ｄから、＋２０［Ｖ］が出力される。つま
り、ＶSSピンの入力電圧を変更するだけでＶCCピンの入
力電圧がほぼ同時に変更することができる。
【００１７】図２は本実施例によるＶSSピンの入力電圧
及びＶCCピンの入力電圧の変化を示している。１２はＶ
CCピンの入力電圧の変化を示し、１３はＶSSピンの入力
電圧の変化を示す。
及びＶCCピンの入力電圧の変化を示している。１２はＶ
CCピンの入力電圧の変化を示し、１３はＶSSピンの入力
電圧の変化を示す。
【００１８】なお、Ｄ／Ａコンバータ７ａ及び７ｂが反
転出力であればオペアンプ５ａ〜５ｄの使い方も変更と
なる。又、電圧シフト回路も他の回路構成を取り得る。
転出力であればオペアンプ５ａ〜５ｄの使い方も変更と
なる。又、電圧シフト回路も他の回路構成を取り得る。
【００１９】実施例２．次にこの発明の実施例２を図に
ついて説明する。図３は請求項２に記載した発明の一実
施例を示す部分図であり、図１及び図５と同一部分には
同一符号を付して説明を省く。図において３ｍはファン
クションピン３ａ〜３ｎのうち、１つの入力ピン、１４
はファンクション入力ピン３ｍへ入力波形を規定のレベ
ルで入力するドライバー回路、５ｅ及び５ｆはドライバ
ー回路１４に規定レベルの電圧を与える電圧シフト回路
としてのオペアンプ、６ｋ〜６ｒはオペアンプ５ｅ及び
５ｆの増幅率を決める抵抗、７ｃ及び７ｄはそれぞれオ
ペアンプ５ｅ及び５ｆに設定電圧を与えるＤ／Ａコンバ
ータ、１５はドライバー回路１４からハイレベルを出力
するのか、ローレベルを出力するのかの情報を示す。
ついて説明する。図３は請求項２に記載した発明の一実
施例を示す部分図であり、図１及び図５と同一部分には
同一符号を付して説明を省く。図において３ｍはファン
クションピン３ａ〜３ｎのうち、１つの入力ピン、１４
はファンクション入力ピン３ｍへ入力波形を規定のレベ
ルで入力するドライバー回路、５ｅ及び５ｆはドライバ
ー回路１４に規定レベルの電圧を与える電圧シフト回路
としてのオペアンプ、６ｋ〜６ｒはオペアンプ５ｅ及び
５ｆの増幅率を決める抵抗、７ｃ及び７ｄはそれぞれオ
ペアンプ５ｅ及び５ｆに設定電圧を与えるＤ／Ａコンバ
ータ、１５はドライバー回路１４からハイレベルを出力
するのか、ローレベルを出力するのかの情報を示す。
【００２０】次に動作について説明する。従来の技術で
の例であれば、オペアンプ５ｅ及び５ｆは図５のオペア
ンプ５ａ及び５ｂと同様な回路であったが、図では図１
のオペアンプ５ｄと同様の差動増幅回路とし、しかもオ
ペアンプ５ｄと同様にその（−）入力ピンにはAOFFSET
が入力されている。つまり、AOFFSET が０［Ｖ］の時、
オペアンプ５ｅはＤ／Ａコンバータ７ｃ設定の電圧を出
力し、又、オペアンプ５ｆはＤ／Ａコンバータ７ｄ設定
の電圧を出力するが、AOFFSET が例えば１０［Ｖ］とな
れば、オペアンプ５ｅ及び５ｆは、それぞれＤ／Ａコン
バータ７ｃ及び７ｄ設定の電圧にAOFFSET 電圧を加算
し、ドライバー回路１４に入力する。
の例であれば、オペアンプ５ｅ及び５ｆは図５のオペア
ンプ５ａ及び５ｂと同様な回路であったが、図では図１
のオペアンプ５ｄと同様の差動増幅回路とし、しかもオ
ペアンプ５ｄと同様にその（−）入力ピンにはAOFFSET
が入力されている。つまり、AOFFSET が０［Ｖ］の時、
オペアンプ５ｅはＤ／Ａコンバータ７ｃ設定の電圧を出
力し、又、オペアンプ５ｆはＤ／Ａコンバータ７ｄ設定
の電圧を出力するが、AOFFSET が例えば１０［Ｖ］とな
れば、オペアンプ５ｅ及び５ｆは、それぞれＤ／Ａコン
バータ７ｃ及び７ｄ設定の電圧にAOFFSET 電圧を加算
し、ドライバー回路１４に入力する。
【００２１】ドライバー回路１４は、ＨＩ／ＬＯ情報１
５の指示に従い、オペアンプ５ｅ及び５ｆの出力電圧を
出力する。
５の指示に従い、オペアンプ５ｅ及び５ｆの出力電圧を
出力する。
【００２２】実施例３．次にこの発明の実施例３を図に
ついて説明する。図４は、請求項３に記載した発明の一
実施例を示す部分図であり、図１，図３及び図５と同一
部分には同一符号を付して説明を省く。図において、３
ｐはファンクションピン３ａ〜３ｎのうち１つの出力ピ
ン、１６ａ及び１６ｂは、それぞれテストＩＣからの出
力波形が規定のハイレベルなのか、ローレベルなのかを
比較する電圧比較器としてのハイコンバータ及びローコ
ンバータ、５ｇ及び５ｈはハイコンバータ１６ａ及びロ
ーコンバータ１６ｂに、規定のハイレベル、ローレベル
を与えるオペアンプ、６ｓ〜６ｑはオペアンプ５ｇ及び
５ｈの増幅率を決める抵抗、７ｅ及び７ｆはそれぞれオ
ペアンプ５ｇ及び５ｈに設定電圧を与えるＤ／Ａコンバ
ータ、１７はハイコンバータ１６ａ及びローコンバータ
１６ｂでの電圧比較結果が正しいかどうかを判定する判
定回路である。
ついて説明する。図４は、請求項３に記載した発明の一
実施例を示す部分図であり、図１，図３及び図５と同一
部分には同一符号を付して説明を省く。図において、３
ｐはファンクションピン３ａ〜３ｎのうち１つの出力ピ
ン、１６ａ及び１６ｂは、それぞれテストＩＣからの出
力波形が規定のハイレベルなのか、ローレベルなのかを
比較する電圧比較器としてのハイコンバータ及びローコ
ンバータ、５ｇ及び５ｈはハイコンバータ１６ａ及びロ
ーコンバータ１６ｂに、規定のハイレベル、ローレベル
を与えるオペアンプ、６ｓ〜６ｑはオペアンプ５ｇ及び
５ｈの増幅率を決める抵抗、７ｅ及び７ｆはそれぞれオ
ペアンプ５ｇ及び５ｈに設定電圧を与えるＤ／Ａコンバ
ータ、１７はハイコンバータ１６ａ及びローコンバータ
１６ｂでの電圧比較結果が正しいかどうかを判定する判
定回路である。
【００２３】次に動作について説明する。実施例２と同
様、従来技術の例であれば、オペアンプ５ｇ及び５ｈは
図５のオペアンプ５ａ及び５ｂと同様な回路であった
が、図では図１のオペアンプ５ｄと同様の差動増幅回路
とし、しかもオペアンプ５ｄと同様、その（−）入力ピ
ンにはAOFFSET が入力されている。つまり、AOFFSET が
０［Ｖ］の時、オペアンプ５ｇはＤ／Ａコンバータ７ｅ
設定の電圧を出力し、又、オペアンプ５ｈはＤ／Ａコン
バータ７ｆ設定の電圧を出力するが、AOFFSET が０
［Ｖ］以外であれば、オペアンプ５ｇ及び５ｈは、それ
ぞれＤ／Ａコンバータ７ｅ及び７ｆ設定の電圧にAOFFSE
T 電圧を加算し、コンバータ１６ａ及び１６ｂに規定電
圧として入力される。これにより、テストＩＣ１からの
出力波形のレベル判定の規準が変わる。
様、従来技術の例であれば、オペアンプ５ｇ及び５ｈは
図５のオペアンプ５ａ及び５ｂと同様な回路であった
が、図では図１のオペアンプ５ｄと同様の差動増幅回路
とし、しかもオペアンプ５ｄと同様、その（−）入力ピ
ンにはAOFFSET が入力されている。つまり、AOFFSET が
０［Ｖ］の時、オペアンプ５ｇはＤ／Ａコンバータ７ｅ
設定の電圧を出力し、又、オペアンプ５ｈはＤ／Ａコン
バータ７ｆ設定の電圧を出力するが、AOFFSET が０
［Ｖ］以外であれば、オペアンプ５ｇ及び５ｈは、それ
ぞれＤ／Ａコンバータ７ｅ及び７ｆ設定の電圧にAOFFSE
T 電圧を加算し、コンバータ１６ａ及び１６ｂに規定電
圧として入力される。これにより、テストＩＣ１からの
出力波形のレベル判定の規準が変わる。
【００２４】ハイコンバータ１６ａは与えられた規定電
圧よりもファンクション出力ピン３ｌの出力電圧が高け
ればその結果を、同じくローコンバータ１６ｂは与えら
れた規定電圧よりも低ければ、その結果を判定回路１７
に出力し、判定回路１７では上記両コンパレータからの
結果が正しいか否かを判定する。
圧よりもファンクション出力ピン３ｌの出力電圧が高け
ればその結果を、同じくローコンバータ１６ｂは与えら
れた規定電圧よりも低ければ、その結果を判定回路１７
に出力し、判定回路１７では上記両コンパレータからの
結果が正しいか否かを判定する。
【００２５】
【発明の効果】この発明の請求項１に係る半導体試験装
置は、ＩＣの複数の電源ピンに対し、それぞれ任意の電
圧を供給することができる複数の電圧発生器と、上記Ｉ
Ｃの基準電圧となる電圧を発生させる基準電圧発生器
と、上記基準電圧発生器の出力電圧と上記複数の電圧発
生器の電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧の推移に従って、上記複数の電圧発生器の
出力電圧をシフトする電圧シフト回路とを備え、テスト
ＩＣの基準電源ピンに電圧を供給している電圧発生器
を、テスト装置内電圧発生器の基準として、その基準電
圧を変化させることで、他の電圧発生器出力の電圧も同
様に電圧シフトさせることができ、装置が安価にできる
と共に、ＩＣのテスト時間及びプログラム開発時間を短
縮することができる。
置は、ＩＣの複数の電源ピンに対し、それぞれ任意の電
圧を供給することができる複数の電圧発生器と、上記Ｉ
Ｃの基準電圧となる電圧を発生させる基準電圧発生器
と、上記基準電圧発生器の出力電圧と上記複数の電圧発
生器の電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧の推移に従って、上記複数の電圧発生器の
出力電圧をシフトする電圧シフト回路とを備え、テスト
ＩＣの基準電源ピンに電圧を供給している電圧発生器
を、テスト装置内電圧発生器の基準として、その基準電
圧を変化させることで、他の電圧発生器出力の電圧も同
様に電圧シフトさせることができ、装置が安価にできる
と共に、ＩＣのテスト時間及びプログラム開発時間を短
縮することができる。
【００２６】また、この発明の請求項２に係る半導体試
験装置は、ＩＣの入力ピンに任意の電圧振幅の波形を与
えるドライバー回路と、上記ＩＣの基準電圧となる電圧
を発生させる基準電圧発生器と、上記ドライバー回路よ
り出力される振幅電圧を、上記基準電圧発生器の出力基
準電圧との電位差を保ちながら、上記基準電圧発生器の
出力電圧推移に従って変化させる電圧シフト回路とを備
え、テストＩＣの基準電源ピンに電圧を供給している電
圧発生器を、テスト装置内電圧発生器の基準として、そ
の基準電圧を変化させることで、他の電圧発生器出力の
電圧も同様に電圧シフトさせることができ、装置が安価
にできると共に、ＩＣのテスト時間及びプログラム開発
時間を短縮することができる。
験装置は、ＩＣの入力ピンに任意の電圧振幅の波形を与
えるドライバー回路と、上記ＩＣの基準電圧となる電圧
を発生させる基準電圧発生器と、上記ドライバー回路よ
り出力される振幅電圧を、上記基準電圧発生器の出力基
準電圧との電位差を保ちながら、上記基準電圧発生器の
出力電圧推移に従って変化させる電圧シフト回路とを備
え、テストＩＣの基準電源ピンに電圧を供給している電
圧発生器を、テスト装置内電圧発生器の基準として、そ
の基準電圧を変化させることで、他の電圧発生器出力の
電圧も同様に電圧シフトさせることができ、装置が安価
にできると共に、ＩＣのテスト時間及びプログラム開発
時間を短縮することができる。
【００２７】さらに、この発明の請求項３に係る半導体
試験装置は、ＩＣの出力ピンの電圧と、予め設定された
期待電圧とのレベル比較をする電圧比較器と、上記ＩＣ
の基準電圧となる電圧を発生させる基準電圧発生器と、
上記電圧比較器の期待電圧を、上記基準電圧発生器の出
力基準電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧推移に従って変化させる電圧シフト回路と
を備え、テストＩＣの基準電源ピンに電圧を供給してい
る電圧発生器を、テスト装置内電圧発生器の基準とし
て、その基準電圧を変化させることで、他の電圧発生器
出力の電圧も同様に電圧シフトさせることができ、装置
が安価にできると共に、ＩＣのテスト時間及びプログラ
ム開発時間を短縮することができる。
試験装置は、ＩＣの出力ピンの電圧と、予め設定された
期待電圧とのレベル比較をする電圧比較器と、上記ＩＣ
の基準電圧となる電圧を発生させる基準電圧発生器と、
上記電圧比較器の期待電圧を、上記基準電圧発生器の出
力基準電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧推移に従って変化させる電圧シフト回路と
を備え、テストＩＣの基準電源ピンに電圧を供給してい
る電圧発生器を、テスト装置内電圧発生器の基準とし
て、その基準電圧を変化させることで、他の電圧発生器
出力の電圧も同様に電圧シフトさせることができ、装置
が安価にできると共に、ＩＣのテスト時間及びプログラ
ム開発時間を短縮することができる。
【図１】この発明の実施例１を示すブロック図である。
【図２】実施例１の電圧シフトグラフを示す図である。
【図３】この発明の実施例２を示すブロック図である。
【図４】この発明の実施例３示すブロック図である。
【図５】従来の半導体試験装置を示すブロック図であ
る。
る。
【図６】従来の半導体試験装置の動作説明図である。
１ 被試験ＩＣ ２ 被試験ＩＣの電源ピン ５ オペアンプ ６ 抵抗器 ７ Ｄ／Ａコンバータ １４ ドライバー回路 １６ コンパレータ回路 １７ 判定回路
Claims (3)
- 【請求項１】 ２種以上の電源ピンを有するＩＣの電気
的特性を試験する半導体試験装置において、 上記ＩＣの複数の電源ピンに対し、それぞれ任意の電圧
を供給することができる複数の電圧発生器と、 上記ＩＣの基準電圧となる電圧を発生させる基準電圧発
生器と、 上記基準電圧発生器の出力電圧と上記複数の電圧発生器
の電圧との電位差を保ちながら、上記基準電圧発生器の
出力電圧の推移に従って、上記複数の電圧発生器の出力
電圧をシフトする電圧シフト回路と、 を備えたことを特徴とする半導体試験装置。 - 【請求項２】 ＩＣの電気的特性を試験する半導体試験
装置において、 上記ＩＣの入力ピンに任意の電圧振幅の波形を与えるド
ライバー回路と、 上記ＩＣの基準電圧となる電圧を発生させる基準電圧発
生器と、 上記ドライバー回路より出力される振幅電圧を、上記基
準電圧発生器の出力基準電圧との電位差を保ちながら、
上記基準電圧発生器の出力電圧推移に従って変化させる
電圧シフト回路と、 を備えたことを特徴とする半導体試験装置。 - 【請求項３】 ＩＣの電気的特性を試験する半導体試験
装置において、 上記ＩＣの出力ピンの電圧と、予め設定された期待電圧
とのレベル比較をする電圧比較器と、 上記ＩＣの基準電圧となる電圧を発生させる基準電圧発
生器と、 上記電圧比較器の期待電圧を、上記基準電圧発生器の出
力基準電圧との電位差を保ちながら、上記基準電圧発生
器の出力電圧推移に従って変化させる電圧シフト回路
と、 を備えたことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30633593A JP3150245B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体試験装置および半導体試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30633593A JP3150245B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体試験装置および半導体試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07159482A true JPH07159482A (ja) | 1995-06-23 |
| JP3150245B2 JP3150245B2 (ja) | 2001-03-26 |
Family
ID=17955872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30633593A Expired - Fee Related JP3150245B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体試験装置および半導体試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150245B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001281292A (ja) * | 2000-04-03 | 2001-10-10 | Advantest Corp | Ｉｃ試験装置における電圧発生器の校正方法・電圧発生器の校正装置 |
-
1993
- 1993-12-07 JP JP30633593A patent/JP3150245B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001281292A (ja) * | 2000-04-03 | 2001-10-10 | Advantest Corp | Ｉｃ試験装置における電圧発生器の校正方法・電圧発生器の校正装置 |
| JP4502448B2 (ja) * | 2000-04-03 | 2010-07-14 | 株式会社アドバンテスト | Ｉｃ試験装置における電圧発生器の校正方法・電圧発生器の校正装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3150245B2 (ja) | 2001-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4119060B2 (ja) | 試験装置 | |
| US6879174B2 (en) | Testing method and testing device for semiconductor integrated circuits | |
| US20060010360A1 (en) | Semiconductor testing apparatus and method of testing semiconductor | |
| US5926651A (en) | Output buffer with current paths having different current carrying characteristics for providing programmable slew rate and signal strength | |
| EP0838689A2 (en) | Test of circuits with Schmitt inputs | |
| JP3150245B2 (ja) | 半導体試験装置および半導体試験方法 | |
| US5241264A (en) | IC test apparatus | |
| JPS595733A (ja) | デジタルシステム用のデジタル論理レベル比較器 | |
| JP2996416B2 (ja) | Ｉｃ試験装置 | |
| JPH112661A (ja) | 半導体集積回路装置及びその試験方法 | |
| JP4333527B2 (ja) | Ｉｃテスタ | |
| JPH0550375U (ja) | Ｉｃ試験装置 | |
| JPH06186292A (ja) | Ｌｓｉ検査装置 | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| JPH05107321A (ja) | 集積回路測定装置 | |
| JP3106486B2 (ja) | 半導体集積回路の測定装置 | |
| JP2001053232A (ja) | 半導体集積回路及びそのテスト方法 | |
| JP2515290Y2 (ja) | ドライバレベル可変回路 | |
| JPH05322979A (ja) | 試験装置 | |
| JPH11160389A (ja) | 半導体試験装置 | |
| JP2000078008A (ja) | 半導体集積回路の試験方法 | |
| JPH02201180A (ja) | 集積回路試験装置 | |
| JPH06148265A (ja) | 集積回路の自動試験装置 | |
| JPH0738586B2 (ja) | テスト回路 | |
| JPH08272769A (ja) | 論理集積回路チップ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |