JPH07153972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07153972A JPH07153972A JP29976693A JP29976693A JPH07153972A JP H07153972 A JPH07153972 A JP H07153972A JP 29976693 A JP29976693 A JP 29976693A JP 29976693 A JP29976693 A JP 29976693A JP H07153972 A JPH07153972 A JP H07153972A
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Abstract
(57)【要約】
【目的】 埋込み半導体基板内のゲート用半導体層を確
実にエッチングできると共に、全ての電極取り出し領域
を理想的に露呈でき、しかも微細な内部構造の半導体装
置を歩留り良く製造し得る方法を提供すること。 【構成】 積層工程（ａ）〜（ｇ）ではＮ- シリコン基
板２に結晶面方位が１００±３度のものを使用し、Ｎ-
シリコン基板２内にＰ+ ゲート用拡散層４及びＰ+ ゲー
ト電極用拡散層４′を拡散して埋込み形成した後、Ｐ+
ゲート電極用拡散層４′上の所定部分に該当するＳｉＯ
2 膜５の領域上に選択的にフォトレジスト６を形成す
る。又、Ｎ型層７をＮ- シリコン基板２側の表面に成長
させ、残部ＳｉＯ2 膜５′の直上部分を結晶欠陥部７′
とする。エッチング工程（ｈ），（ｉ）ではエッチング
液にヒドラジン水和物を使用し、選択的に結晶欠陥部
７′近傍をエッチングし、形成された電極掘り出し穴に
ゲート電極１３を形成する。
実にエッチングできると共に、全ての電極取り出し領域
を理想的に露呈でき、しかも微細な内部構造の半導体装
置を歩留り良く製造し得る方法を提供すること。 【構成】 積層工程（ａ）〜（ｇ）ではＮ- シリコン基
板２に結晶面方位が１００±３度のものを使用し、Ｎ-
シリコン基板２内にＰ+ ゲート用拡散層４及びＰ+ ゲー
ト電極用拡散層４′を拡散して埋込み形成した後、Ｐ+
ゲート電極用拡散層４′上の所定部分に該当するＳｉＯ
2 膜５の領域上に選択的にフォトレジスト６を形成す
る。又、Ｎ型層７をＮ- シリコン基板２側の表面に成長
させ、残部ＳｉＯ2 膜５′の直上部分を結晶欠陥部７′
とする。エッチング工程（ｈ），（ｉ）ではエッチング
液にヒドラジン水和物を使用し、選択的に結晶欠陥部
７′近傍をエッチングし、形成された電極掘り出し穴に
ゲート電極１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、埋込み半導体基板内に
埋込み形成されたゲート用半導体層から電極を取り出す
構造の半導体装置の製造方法に関する。
埋込み形成されたゲート用半導体層から電極を取り出す
構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、この種の半導体装置としては、埋
込みゲート形静電誘導トランジスタ（ＳＩＴ），静電誘
導形サイリスタ（ＳＩＴｈ），エピタキシャルバイポー
ラトランジスタ（ＢＰＴ）等が挙げられる。
込みゲート形静電誘導トランジスタ（ＳＩＴ），静電誘
導形サイリスタ（ＳＩＴｈ），エピタキシャルバイポー
ラトランジスタ（ＢＰＴ）等が挙げられる。
【０００３】これらの半導体装置の製造方法は、積層工
程とエッチング工程とを含んでいる。積層工程では、通
常一表面（主表面）の結晶面方位が１１１±３度で且つ
一導電型の埋込み半導体基板を用いてその主表面に不純
物拡散や気相成長によって埋込み半導体基板とは逆導電
型の半導体層を形成し、その後に埋込み半導体基板内に
半導体層と同一導電型のゲート用半導体層を気相成長等
によって形成してから埋込み半導体基板及びゲート用半
導体層上に気相成長等によって半導体層を形成してい
る。更に、エッチング工程では、埋込み半導体基板のゲ
ート用半導体層から所定部分（ゲート電極）を掘り出す
ために、最上層の半導体層を選択的に埋込み半導体基板
に到達する深さで等方性エッチング液を用いてエッチン
グすることによって除去している。
程とエッチング工程とを含んでいる。積層工程では、通
常一表面（主表面）の結晶面方位が１１１±３度で且つ
一導電型の埋込み半導体基板を用いてその主表面に不純
物拡散や気相成長によって埋込み半導体基板とは逆導電
型の半導体層を形成し、その後に埋込み半導体基板内に
半導体層と同一導電型のゲート用半導体層を気相成長等
によって形成してから埋込み半導体基板及びゲート用半
導体層上に気相成長等によって半導体層を形成してい
る。更に、エッチング工程では、埋込み半導体基板のゲ
ート用半導体層から所定部分（ゲート電極）を掘り出す
ために、最上層の半導体層を選択的に埋込み半導体基板
に到達する深さで等方性エッチング液を用いてエッチン
グすることによって除去している。
【０００４】
【発明が解決しようとする課題】上述した半導体装置の
製造方法の場合、気相成長の厚みやエッチング速度にば
らつきがあるので、ゲート用半導体層から確実に電極を
取り出すためには予め埋込み半導体基板に浅目のエッチ
ング部を形成しておき、その後に半導体層と同一導電型
の不純物拡散をそのエッチング部の底面に施した上、高
温熱処理によって埋込み半導体基板の表面に一致する高
さに到達するまで不純物の拡散を進行させるという余分
な熱処理工程を行う必要がある。
製造方法の場合、気相成長の厚みやエッチング速度にば
らつきがあるので、ゲート用半導体層から確実に電極を
取り出すためには予め埋込み半導体基板に浅目のエッチ
ング部を形成しておき、その後に半導体層と同一導電型
の不純物拡散をそのエッチング部の底面に施した上、高
温熱処理によって埋込み半導体基板の表面に一致する高
さに到達するまで不純物の拡散を進行させるという余分
な熱処理工程を行う必要がある。
【０００５】この余分な熱処理工程は煩雑であり、特に
半導体装置の他の領域に対しても余分な熱拡散を助長さ
せてしまうことがあるため、微細で厳密な内部構造を作
り難くさせる要因になっている。
半導体装置の他の領域に対しても余分な熱拡散を助長さ
せてしまうことがあるため、微細で厳密な内部構造を作
り難くさせる要因になっている。
【０００６】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、埋込み半導体基板内の
ゲート用半導体層を確実にエッチングできると共に、全
ての電極取り出し領域を理想的に露呈でき、しかも微細
な内部構造の半導体装置を歩留り良く製造し得る方法を
提供することにある。
れたもので、その技術的課題は、埋込み半導体基板内の
ゲート用半導体層を確実にエッチングできると共に、全
ての電極取り出し領域を理想的に露呈でき、しかも微細
な内部構造の半導体装置を歩留り良く製造し得る方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、一表面
の結晶面方位が所定角度で且つ一導電型の埋込み半導体
基板を用いて該一表面上に該埋込み半導体基板とは逆導
電型の半導体層を形成した後、埋込み半導体基板内に半
導体層と同一導電型のゲート用半導体層を埋込み形成す
る積層工程と、ゲート用半導体層の所定部分をエッチン
グ液によりエッチングするエッチング工程とを含む半導
体装置の製造方法において、積層工程では埋込み半導体
基板として結晶面方位が１００±３度のものを使用し、
エッチング工程ではエッチング液としてヒドラジン水和
物やＫＯＨ水溶液を使用する半導体装置の製造方法が得
られる。
の結晶面方位が所定角度で且つ一導電型の埋込み半導体
基板を用いて該一表面上に該埋込み半導体基板とは逆導
電型の半導体層を形成した後、埋込み半導体基板内に半
導体層と同一導電型のゲート用半導体層を埋込み形成す
る積層工程と、ゲート用半導体層の所定部分をエッチン
グ液によりエッチングするエッチング工程とを含む半導
体装置の製造方法において、積層工程では埋込み半導体
基板として結晶面方位が１００±３度のものを使用し、
エッチング工程ではエッチング液としてヒドラジン水和
物やＫＯＨ水溶液を使用する半導体装置の製造方法が得
られる。
【０００８】又、本発明によれば、上記半導体装置の製
造方法において、積層工程は、ゲート用半導体層上にお
ける所定部分に対応する領域に酸化膜を選択的に形成す
る酸化膜選択形成工程を含む半導体装置の製造方法が得
られる。
造方法において、積層工程は、ゲート用半導体層上にお
ける所定部分に対応する領域に酸化膜を選択的に形成す
る酸化膜選択形成工程を含む半導体装置の製造方法が得
られる。
【０００９】更に、本発明によれば、上記半導体装置の
製造方法において、積層工程は、ゲート用半導体層上に
おける所定部分に不純物濃度が１×１０20［ｃｍ-3］以
上の高不純物濃度部を形成する不純物形成工程を含む半
導体装置の製造方法が得られる。
製造方法において、積層工程は、ゲート用半導体層上に
おける所定部分に不純物濃度が１×１０20［ｃｍ-3］以
上の高不純物濃度部を形成する不純物形成工程を含む半
導体装置の製造方法が得られる。
【００１０】
【実施例】以下に実施例を挙げ、本発明の半導体装置の
製造方法について、図面を参照して詳細に説明する。
製造方法について、図面を参照して詳細に説明する。
【００１１】最初に、本発明の半導体装置の製造方法の
概要を簡単に説明する。この半導体装置の製造方法の場
合も、従来の製造方法と同様な積層工程とエッチング工
程とを含むものであるが、積層工程では埋込み半導体基
板に結晶面方位が１００±３度のものを使用し、エッチ
ング工程ではエッチング液にヒドラジン水和物やＫＯＨ
水溶液を使用する。又、積層工程では、形成されたゲー
ト半導体層上における所定部分に対応する領域に対して
酸化膜を選択的に形成する酸化膜選択形成工程を含むよ
うにするか、或いはゲート用半導体層上における所定部
分に不純物濃度が１×１０20［ｃｍ-3］以上の高不純物
濃度部を形成する不純物形成工程を含むものとしてい
る。
概要を簡単に説明する。この半導体装置の製造方法の場
合も、従来の製造方法と同様な積層工程とエッチング工
程とを含むものであるが、積層工程では埋込み半導体基
板に結晶面方位が１００±３度のものを使用し、エッチ
ング工程ではエッチング液にヒドラジン水和物やＫＯＨ
水溶液を使用する。又、積層工程では、形成されたゲー
ト半導体層上における所定部分に対応する領域に対して
酸化膜を選択的に形成する酸化膜選択形成工程を含むよ
うにするか、或いはゲート用半導体層上における所定部
分に不純物濃度が１×１０20［ｃｍ-3］以上の高不純物
濃度部を形成する不純物形成工程を含むものとしてい
る。
【００１２】そこで、以下は本発明の半導体装置の製造
方法を具体的に説明する。図１（ａ）〜（ｊ）は、本発
明の一実施例に係る埋込みゲート構造ＳＩＴの製造方法
を段階別に示したものである。
方法を具体的に説明する。図１（ａ）〜（ｊ）は、本発
明の一実施例に係る埋込みゲート構造ＳＩＴの製造方法
を段階別に示したものである。
【００１３】この製造方法では、先ず図１（ａ）に示さ
れるように、主表面の結晶面方位が１００±３度で比抵
抗ρが６０［Ωｃｍ］のＮ- シリコン基板（埋込み半導
体基板）２の裏面上に比抵抗ρが０．０１Ωｃｍ以下の
Ｎ+ 拡散層１を形成した後、Ｎ+ 拡散層１上とＮ- シリ
コン基板２上とにそれぞれ熱酸化膜としてのＳｉＯ2膜
３を形成する。
れるように、主表面の結晶面方位が１００±３度で比抵
抗ρが６０［Ωｃｍ］のＮ- シリコン基板（埋込み半導
体基板）２の裏面上に比抵抗ρが０．０１Ωｃｍ以下の
Ｎ+ 拡散層１を形成した後、Ｎ+ 拡散層１上とＮ- シリ
コン基板２上とにそれぞれ熱酸化膜としてのＳｉＯ2膜
３を形成する。
【００１４】次に、図１（ｂ）に示されるように、Ｎ-
シリコン基板２側に形成されたＳｉＯ2 膜３の表面を通
常のフォトリソグラフィー手法によって選択開孔し、残
部ＳｉＯ2 膜３´を形成する。但し、この段階では薬品
材料に東京応化製ネガタイプフォトレジストＯＭＲ・８
３・４０ＣＰを使用し、エッチング液には緩衝フッ酸を
使用している。
シリコン基板２側に形成されたＳｉＯ2 膜３の表面を通
常のフォトリソグラフィー手法によって選択開孔し、残
部ＳｉＯ2 膜３´を形成する。但し、この段階では薬品
材料に東京応化製ネガタイプフォトレジストＯＭＲ・８
３・４０ＣＰを使用し、エッチング液には緩衝フッ酸を
使用している。
【００１５】引き続き、図１（ｃ）に示されるように、
図１（ｂ）の状態から拡散源としてＢＢr3を用いてキャ
リアガスをＮ2 ガスとして開孔拡散を行い、残部ＳｉＯ
2 膜３´を除去してＮ- シリコン基板２内にＰ+ ゲート
用拡散層４及びＰ+ ゲート電極用拡散層４′を拡散して
埋込み形成する。この段階でＰ+ ゲート用拡散層４及び
Ｐ+ ゲート電極用拡散層４′は端部で接続され、拡散の
際の酸化性雰囲気１１００［℃］での高温処理（ドライ
ブイン）によってボロンを含有したＳｉＯ2 膜５がＰ+
ゲート用拡散層４及びＰ+ ゲート電極用拡散層４′上に
形成される。因みに、Ｐ+ ゲート用拡散層４及びＰ+ ゲ
ート電極用拡散層４′は、上述したゲート用半導体層に
該当し、ゲート用半導体層における所定部分はＰ+ ゲー
ト電極用拡散層４′に含まれる。
図１（ｂ）の状態から拡散源としてＢＢr3を用いてキャ
リアガスをＮ2 ガスとして開孔拡散を行い、残部ＳｉＯ
2 膜３´を除去してＮ- シリコン基板２内にＰ+ ゲート
用拡散層４及びＰ+ ゲート電極用拡散層４′を拡散して
埋込み形成する。この段階でＰ+ ゲート用拡散層４及び
Ｐ+ ゲート電極用拡散層４′は端部で接続され、拡散の
際の酸化性雰囲気１１００［℃］での高温処理（ドライ
ブイン）によってボロンを含有したＳｉＯ2 膜５がＰ+
ゲート用拡散層４及びＰ+ ゲート電極用拡散層４′上に
形成される。因みに、Ｐ+ ゲート用拡散層４及びＰ+ ゲ
ート電極用拡散層４′は、上述したゲート用半導体層に
該当し、ゲート用半導体層における所定部分はＰ+ ゲー
ト電極用拡散層４′に含まれる。
【００１６】更に、図１（ｄ）に示されるように、後の
工程で電極取り出し部となるＰ+ ゲート電極用拡散層
４′上の所定部分に該当するＳｉＯ2 膜５の領域上に選
択的にネガタイプのフォトレジスト６を通常のフォトリ
ソグラフィー手法により選択形成した後、図１（ｅ）に
示されるように、緩衝フッ酸に浸漬してフォトレジスト
６に被覆された部分以外のＮ+ 拡散層１側に形成された
ＳｉＯ2 膜３及びＳｉＯ2 膜５をエッチング除去し、残
部ＳｉＯ2 膜５′を選択的に残す。この図１（ｅ）に示
される段階がゲート半導体層上における所定部分に対応
する領域に対して酸化膜を選択的に形成する酸化膜選択
形成工程となる。
工程で電極取り出し部となるＰ+ ゲート電極用拡散層
４′上の所定部分に該当するＳｉＯ2 膜５の領域上に選
択的にネガタイプのフォトレジスト６を通常のフォトリ
ソグラフィー手法により選択形成した後、図１（ｅ）に
示されるように、緩衝フッ酸に浸漬してフォトレジスト
６に被覆された部分以外のＮ+ 拡散層１側に形成された
ＳｉＯ2 膜３及びＳｉＯ2 膜５をエッチング除去し、残
部ＳｉＯ2 膜５′を選択的に残す。この図１（ｅ）に示
される段階がゲート半導体層上における所定部分に対応
する領域に対して酸化膜を選択的に形成する酸化膜選択
形成工程となる。
【００１７】又、図１（ｅ）の状態から図１（ｆ）に示
されるように、ＳｉＣｌ4 を原料とし、Ｈ2 ガスをキャ
リアガスとした高周波誘導加熱方式の気相成長炉中で比
抵抗ρが５〜１０［Ωｃｍ］のＮ型層７をＮ- シリコン
基板２側の表面，即ち、Ｐ+ゲート用拡散層４及びＰ+
ゲート電極用拡散層４′上に成長温度１１００［℃］の
条件下にて厚さ１０〜１５［μｍ］の範囲で成長させ
る。この段階では図１（ｅ）中で選択的に残された残部
ＳｉＯ2 膜５′の直上部分のみが不結晶質に近い結晶欠
陥の密集した結晶欠陥部７′となるが、それ以外の領域
は綺麗な単結晶から成るＮ型層７となる。ここで、Ｎ型
層７及びＮ+ 拡散層１の表面に形成されたＳｉＯ2 膜８
は、気相成長に引き続いて実施される成長温度１１００
［℃］での熱処理により生成された熱酸化膜である。
されるように、ＳｉＣｌ4 を原料とし、Ｈ2 ガスをキャ
リアガスとした高周波誘導加熱方式の気相成長炉中で比
抵抗ρが５〜１０［Ωｃｍ］のＮ型層７をＮ- シリコン
基板２側の表面，即ち、Ｐ+ゲート用拡散層４及びＰ+
ゲート電極用拡散層４′上に成長温度１１００［℃］の
条件下にて厚さ１０〜１５［μｍ］の範囲で成長させ
る。この段階では図１（ｅ）中で選択的に残された残部
ＳｉＯ2 膜５′の直上部分のみが不結晶質に近い結晶欠
陥の密集した結晶欠陥部７′となるが、それ以外の領域
は綺麗な単結晶から成るＮ型層７となる。ここで、Ｎ型
層７及びＮ+ 拡散層１の表面に形成されたＳｉＯ2 膜８
は、気相成長に引き続いて実施される成長温度１１００
［℃］での熱処理により生成された熱酸化膜である。
【００１８】更に、図１（ｇ）に示されるように、結晶
欠陥部７′上のＳｉＯ2 膜８を通常のフォトリソグラフ
ィー手法により選択開孔し、残部ＳｉＯ2 膜８´を形成
する。因みに、ここまでの図１（ａ）〜（ｇ）に示され
る段階は上述した積層工程に含まれる。
欠陥部７′上のＳｉＯ2 膜８を通常のフォトリソグラフ
ィー手法により選択開孔し、残部ＳｉＯ2 膜８´を形成
する。因みに、ここまでの図１（ａ）〜（ｇ）に示され
る段階は上述した積層工程に含まれる。
【００１９】引き続き、図１（ｈ）に示されるように、
ヒドラジン水和物（Ｈ2 ＮＮＨ2 ・Ｈ2 Ｏ）の５０±３
［℃］の液中に浸漬してＳｉＯ2 膜８及び残部ＳｉＯ2
膜８´を除去すると共に、選択的に結晶欠陥部７′近傍
をエッチングする。この段階では、ヒドラジン水和物に
よるエッチングで面方位（１００）のＮ型層７に形成さ
れる電極掘り出し穴（エッチング穴）は、５４．７度の
傾斜を持つようになる。又、ヒドラジン水和物はＳｉＯ
2 膜を殆どエッチングしないので、予め残しておいた残
部ＳｉＯ2 膜５′の面でエッチングはストップする。
ヒドラジン水和物（Ｈ2 ＮＮＨ2 ・Ｈ2 Ｏ）の５０±３
［℃］の液中に浸漬してＳｉＯ2 膜８及び残部ＳｉＯ2
膜８´を除去すると共に、選択的に結晶欠陥部７′近傍
をエッチングする。この段階では、ヒドラジン水和物に
よるエッチングで面方位（１００）のＮ型層７に形成さ
れる電極掘り出し穴（エッチング穴）は、５４．７度の
傾斜を持つようになる。又、ヒドラジン水和物はＳｉＯ
2 膜を殆どエッチングしないので、予め残しておいた残
部ＳｉＯ2 膜５′の面でエッチングはストップする。
【００２０】この後、図１（ｉ）に示されるように、図
１（ｈ）に示す残部ＳｉＯ2 膜５′をフッ酸中に浸漬し
て除去することによってＰ+ ゲート電極用拡散層４´を
掘り出した後、新たに表面を安定化させるための熱酸化
膜として、ＳｉＯ2 膜１０，１１を通常の熱酸化手法に
よりＮ型層７上に形成した後、通常のフォトリソグラフ
ィー技術によってＮ型層７の上面を選択的に開孔し、Ｐ
ＯＣｌ3 を拡散源とする開管拡散を施してＮ型層７上に
Ｎ+ オーミック層９を形成し、更に、電極取り出し領域
としてＮ+ オーミック層９及び掘り出したＰ+ ゲート電
極用拡散層４′の直上とＮ+ 拡散層１の表面とを通常の
フォトリソグラフィー手法により緩衝フッ酸を用いて選
択的に開孔する。この段階では、Ｐ+ ゲート電極用拡散
層４′からＮ- シリコン基板２に及ぶ外側の領域をフッ
酸と硝酸との混合比が１：５ｕ．シリコンの等方性エッ
チング液にてエッチング処理することによってメサ形状
が得られる。
１（ｈ）に示す残部ＳｉＯ2 膜５′をフッ酸中に浸漬し
て除去することによってＰ+ ゲート電極用拡散層４´を
掘り出した後、新たに表面を安定化させるための熱酸化
膜として、ＳｉＯ2 膜１０，１１を通常の熱酸化手法に
よりＮ型層７上に形成した後、通常のフォトリソグラフ
ィー技術によってＮ型層７の上面を選択的に開孔し、Ｐ
ＯＣｌ3 を拡散源とする開管拡散を施してＮ型層７上に
Ｎ+ オーミック層９を形成し、更に、電極取り出し領域
としてＮ+ オーミック層９及び掘り出したＰ+ ゲート電
極用拡散層４′の直上とＮ+ 拡散層１の表面とを通常の
フォトリソグラフィー手法により緩衝フッ酸を用いて選
択的に開孔する。この段階では、Ｐ+ ゲート電極用拡散
層４′からＮ- シリコン基板２に及ぶ外側の領域をフッ
酸と硝酸との混合比が１：５ｕ．シリコンの等方性エッ
チング液にてエッチング処理することによってメサ形状
が得られる。
【００２１】因みに、ここまでの図１（ｈ）及び（ｉ）
に示される段階は上述したエッチング工程に含まれる。
に示される段階は上述したエッチング工程に含まれる。
【００２２】最後に、図１（ｊ）に示されるように、Ｎ
+ オーミック層９，Ｐ+ ゲート電極用拡散層４′，Ｎ+
拡散層１のそれぞれの表面に真空蒸着とポジタイプレジ
スト（東京応化製ＯＦＰＲ）を用いたフォトリソグラフ
ィー手法とによってＡｌ電極１２，１３，１４を形成
し、埋込みゲート構造ＳＩＴを完成させる。この段階で
は、Ａｌ電極１２，１３，１４は、それぞれ埋込みゲー
ト構造ＳＩＴのソース，ゲート，ドレインの各電極とな
る。因みに、この図１（ｊ）に示される段階は電極形成
工程である。
+ オーミック層９，Ｐ+ ゲート電極用拡散層４′，Ｎ+
拡散層１のそれぞれの表面に真空蒸着とポジタイプレジ
スト（東京応化製ＯＦＰＲ）を用いたフォトリソグラフ
ィー手法とによってＡｌ電極１２，１３，１４を形成
し、埋込みゲート構造ＳＩＴを完成させる。この段階で
は、Ａｌ電極１２，１３，１４は、それぞれ埋込みゲー
ト構造ＳＩＴのソース，ゲート，ドレインの各電極とな
る。因みに、この図１（ｊ）に示される段階は電極形成
工程である。
【００２３】ところで、図２は図１（ｉ）の段階の途中
における電極掘り出し穴近傍部分を拡大図により示した
ものである。ここでは、ヒドラジン水和物によるエッチ
ングで（１００）方位のＮ型層７に形成された電極掘り
出し穴の傾斜が５４．７度になっていることを示してい
る。この傾斜角はＰ+ ゲート電極用拡散層４′とＮ型層
７との間の逆方向耐電圧値，即ち、ソース・ゲート間耐
電圧値が従来の等方性エッチングによる約９０度の場合
に比べてほぼ４０％上昇することになる。従って、その
後に行う電極形成が簡単になり、大きなメリットとな
る。
における電極掘り出し穴近傍部分を拡大図により示した
ものである。ここでは、ヒドラジン水和物によるエッチ
ングで（１００）方位のＮ型層７に形成された電極掘り
出し穴の傾斜が５４．７度になっていることを示してい
る。この傾斜角はＰ+ ゲート電極用拡散層４′とＮ型層
７との間の逆方向耐電圧値，即ち、ソース・ゲート間耐
電圧値が従来の等方性エッチングによる約９０度の場合
に比べてほぼ４０％上昇することになる。従って、その
後に行う電極形成が簡単になり、大きなメリットとな
る。
【００２４】このような製造方法によれば、Ｎ- シリコ
ン基板（埋込み半導体基板）２内のゲート用半導体層を
確実にエッチングできると共に、全ての電極取り出し領
域を理想的に露呈させることができる。又、この製造方
法の場合、気相成長以後の総熱処理時間が温度条件１１
００［℃］で６０分間で済むのに対し、従来の製造方法
の場合は１２０分間であるので、総熱処理時間を従来の
場合に比べて半分に短縮できる。これにより、内部構造
における不必要な拡散が抑制され、実装密度も従来のも
のよりも約３０％増加された完成度の高いものとなる。
ン基板（埋込み半導体基板）２内のゲート用半導体層を
確実にエッチングできると共に、全ての電極取り出し領
域を理想的に露呈させることができる。又、この製造方
法の場合、気相成長以後の総熱処理時間が温度条件１１
００［℃］で６０分間で済むのに対し、従来の製造方法
の場合は１２０分間であるので、総熱処理時間を従来の
場合に比べて半分に短縮できる。これにより、内部構造
における不必要な拡散が抑制され、実装密度も従来のも
のよりも約３０％増加された完成度の高いものとなる。
【００２５】一方、図３（ａ）〜（ｅ）は、本発明の他
の実施例に係る埋込みゲート構造ＳＩＴの製造方法を段
階別に示したものである。
の実施例に係る埋込みゲート構造ＳＩＴの製造方法を段
階別に示したものである。
【００２６】この製造方法では、先ず図１（ａ）〜
（ｃ）に示す段階までを先の実施例の場合と同様に行う
が、この後は図３（ａ）に示されるように、図１（ｃ）
に示す段階におけるＳｉＯ2 膜５のゲート電極取り出し
部を通常のフォトリソグラフィー手法により選択開孔
し、残部ＳｉＯ2 膜５′を形成する。
（ｃ）に示す段階までを先の実施例の場合と同様に行う
が、この後は図３（ａ）に示されるように、図１（ｃ）
に示す段階におけるＳｉＯ2 膜５のゲート電極取り出し
部を通常のフォトリソグラフィー手法により選択開孔
し、残部ＳｉＯ2 膜５′を形成する。
【００２７】次に、図３（ｂ）に示されるように、残部
ＳｉＯ2 膜５′の開孔部に不純物濃度が１×１０20［ｃ
ｍ-3］以上の値のｐ2+高不純物濃度材料を選択拡散し、
Ｐ+ゲート電極用拡散層４′の所定部分にｐ2+高不純物
濃度部４´ａを形成する。この段階では拡散手段とし
て、ＢＮ等の固体拡散源，或いはＢＢr3やＢＣｌ3 等の
液体拡散源による開管拡散を行うことによってｐ2+高不
純物濃度部４´ａを形成できるが、ここではＢＢr3を用
いてＮ2 ガスキャリアで温度条件９５０［℃］で２０分
間熱処理した。因みに、この図３（ｂ）に示される段階
が不純物形成工程である。
ＳｉＯ2 膜５′の開孔部に不純物濃度が１×１０20［ｃ
ｍ-3］以上の値のｐ2+高不純物濃度材料を選択拡散し、
Ｐ+ゲート電極用拡散層４′の所定部分にｐ2+高不純物
濃度部４´ａを形成する。この段階では拡散手段とし
て、ＢＮ等の固体拡散源，或いはＢＢr3やＢＣｌ3 等の
液体拡散源による開管拡散を行うことによってｐ2+高不
純物濃度部４´ａを形成できるが、ここではＢＢr3を用
いてＮ2 ガスキャリアで温度条件９５０［℃］で２０分
間熱処理した。因みに、この図３（ｂ）に示される段階
が不純物形成工程である。
【００２８】引き続き、図３（ｃ）に示されるように、
Ｎ+ 拡散層１側に形成されたＳｉＯ2 膜３の全表面をフ
ッ酸で除去すると共に、図１（ｆ）に示す段階と同様に
ＳｉＣｌ4 を成長源として気相成長によりＮ型層７を形
成した後、熱酸化法によりＳｉＯ2 膜８を形成する。こ
の後、図３（ｄ）に示されるように、後の工程で電極取
り出し部となるＰ+ ゲート電極用拡散層４´の所定部分
のＳｉＯ2 膜８を図１（ｇ）に示す段階と同様な手法で
開孔し、残部ＳｉＯ2 膜８´を形成する。
Ｎ+ 拡散層１側に形成されたＳｉＯ2 膜３の全表面をフ
ッ酸で除去すると共に、図１（ｆ）に示す段階と同様に
ＳｉＣｌ4 を成長源として気相成長によりＮ型層７を形
成した後、熱酸化法によりＳｉＯ2 膜８を形成する。こ
の後、図３（ｄ）に示されるように、後の工程で電極取
り出し部となるＰ+ ゲート電極用拡散層４´の所定部分
のＳｉＯ2 膜８を図１（ｇ）に示す段階と同様な手法で
開孔し、残部ＳｉＯ2 膜８´を形成する。
【００２９】更に、図３（ｅ）に示されるように、ヒド
ラジン水和物でＮ型層７を選択的にエッチングして電極
掘り出し穴を形成する。この電極掘り出し穴の形状は図
１（ｈ）の段階と同様に５４．７度の傾斜角を成す。こ
の実施例における先の実施例との相違点は、エッチング
ストップがｐ2+高不純物濃度部４´ａ（但し、このｐ2+
高不純物濃度部４´ａにおける不純物であるボロンの濃
度ＮA は、ＮA ≧１×１０20［ｃｍ-3］である）の部分
で行われることである。要するに、この実施例ではヒド
ラジン水和物のエッチング速度が１０20［ｃｍ-3］を境
に約２桁異なることを利用している。
ラジン水和物でＮ型層７を選択的にエッチングして電極
掘り出し穴を形成する。この電極掘り出し穴の形状は図
１（ｈ）の段階と同様に５４．７度の傾斜角を成す。こ
の実施例における先の実施例との相違点は、エッチング
ストップがｐ2+高不純物濃度部４´ａ（但し、このｐ2+
高不純物濃度部４´ａにおける不純物であるボロンの濃
度ＮA は、ＮA ≧１×１０20［ｃｍ-3］である）の部分
で行われることである。要するに、この実施例ではヒド
ラジン水和物のエッチング速度が１０20［ｃｍ-3］を境
に約２桁異なることを利用している。
【００３０】この後の工程は、図１に示した（ｉ）及び
（ｊ）と同様に進められ、最終的にソース，ゲート，ド
レインの各電極を有する異なるタイプの埋込みゲート構
造ＳＩＴが製造される。
（ｊ）と同様に進められ、最終的にソース，ゲート，ド
レインの各電極を有する異なるタイプの埋込みゲート構
造ＳＩＴが製造される。
【００３１】この製造方法によっても、Ｎ- シリコン基
板（埋込み半導体基板）２内のゲート用半導体層を確実
にエッチングを完了できると共に、全ての電極取り出し
領域を理想的に露呈できる他、気相成長以後の総熱処理
時間を半分に短縮できる。従って、先の実施例と同様に
内部構造における実装密度も改善される。
板（埋込み半導体基板）２内のゲート用半導体層を確実
にエッチングを完了できると共に、全ての電極取り出し
領域を理想的に露呈できる他、気相成長以後の総熱処理
時間を半分に短縮できる。従って、先の実施例と同様に
内部構造における実装密度も改善される。
【００３２】尚、上述した各実施例において、ヒドラジ
ン水和物に代えてＫＯＨ水溶液を使用しても同等の効果
が得られる。又、各実施例では埋込みゲート構造ＳＩＴ
を製造する場合について説明したが、気相成長，拡散，
基板貼合せ等の手段によって形成される多層構造であれ
ば他の半導体装置であっても応用できる。又、積層工程
において用いるエッチング液は通常のフッ酸，硝酸の混
液から成る等方性エッチング液であっても良く、この場
合にもエッチングストップは残部ＳｉＯ2 膜５′の面で
完全に得られる。
ン水和物に代えてＫＯＨ水溶液を使用しても同等の効果
が得られる。又、各実施例では埋込みゲート構造ＳＩＴ
を製造する場合について説明したが、気相成長，拡散，
基板貼合せ等の手段によって形成される多層構造であれ
ば他の半導体装置であっても応用できる。又、積層工程
において用いるエッチング液は通常のフッ酸，硝酸の混
液から成る等方性エッチング液であっても良く、この場
合にもエッチングストップは残部ＳｉＯ2 膜５′の面で
完全に得られる。
【００３３】
【発明の効果】以上に述べた通り、本発明の半導体装置
の製造方法によれば、エッチング工程でヒドラジン水和
物やＫＯＨ水溶液を用いてエッチングを長めに行ってい
るので、気相成長層の厚みやエッチング速度のばらつき
に拘らず、埋込み半導体基板内のゲート用半導体層から
確実に電極を取り出すことができる。又、従来では必要
不可欠であった埋込み半導体基板に形成した浅めのエッ
チング部に不純物拡散を拡散した上で行う余分な熱処理
工程が必要無くなるため、総熱処理時間を約半分にも短
縮でき、余分な拡散が防止されて内部構造のパターン密
度（単位面積当りのチャンネル数）を約３０％程度も増
加できるようになる、この結果、微細な内部構造を有す
る完成度の高い半導体装置を歩留り良く製造できるよう
になる。又、製造工程が簡略化され、電極掘り出しの歩
留りが上昇することにより、大幅なコストダウンが可能
となる。更に、電極掘り出し穴の形状が適度な傾斜角を
持つため、丁度ベベル加工を施したような状態で耐圧値
を約４０％も上昇させることが可能となる。
の製造方法によれば、エッチング工程でヒドラジン水和
物やＫＯＨ水溶液を用いてエッチングを長めに行ってい
るので、気相成長層の厚みやエッチング速度のばらつき
に拘らず、埋込み半導体基板内のゲート用半導体層から
確実に電極を取り出すことができる。又、従来では必要
不可欠であった埋込み半導体基板に形成した浅めのエッ
チング部に不純物拡散を拡散した上で行う余分な熱処理
工程が必要無くなるため、総熱処理時間を約半分にも短
縮でき、余分な拡散が防止されて内部構造のパターン密
度（単位面積当りのチャンネル数）を約３０％程度も増
加できるようになる、この結果、微細な内部構造を有す
る完成度の高い半導体装置を歩留り良く製造できるよう
になる。又、製造工程が簡略化され、電極掘り出しの歩
留りが上昇することにより、大幅なコストダウンが可能
となる。更に、電極掘り出し穴の形状が適度な傾斜角を
持つため、丁度ベベル加工を施したような状態で耐圧値
を約４０％も上昇させることが可能となる。
【図１】（ａ）〜（ｊ）は、本発明の一実施例に係る埋
込みゲート構造ＳＩＴの製造方法を段階別に示したもの
である。
込みゲート構造ＳＩＴの製造方法を段階別に示したもの
である。
【図２】図１（ｉ）の段階の途中における電極掘り出し
穴近傍部分を示した拡大図である。
穴近傍部分を示した拡大図である。
【図３】（ａ）〜（ｅ）は、本発明の他の実施例に係る
埋込みゲート構造ＳＩＴの製造方法を段階別に示したも
のである。
埋込みゲート構造ＳＩＴの製造方法を段階別に示したも
のである。
１ Ｎ+ 拡散層 ２ Ｎ- シリコン基板 ３，５，８，１０，１１ ＳｉＯ2 膜 ３´，５´，８´ 残部ＳｉＯ2 膜 ４ Ｐ+ ゲート用拡散層 ４′ Ｐ+ ゲート電極用拡散層 ４´ａ ｐ2+高不純物濃度部 ６ フォトレジスト ７ Ｎ型層 ７′ 結晶欠陥部 ９ Ｎ+ オーミック層 １２ ソース電極 １３ ゲート電極 １４ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 29/74 Ｈ０１Ｌ 29/74 Ｍ
Claims (4)
- 【請求項１】 一表面の結晶面方位が所定角度で且つ一
導電型の埋込み半導体基板を用いて該一表面上に該埋込
み半導体基板とは逆導電型の半導体層を形成した後、前
記埋込み半導体基板内に前記半導体層と同一導電型のゲ
ート用半導体層を埋込み形成する積層工程と、前記ゲー
ト用半導体層の所定部分をエッチング液によりエッチン
グするエッチング工程とを含む半導体装置の製造方法に
おいて、前記積層工程では前記埋込み半導体基板として
結晶面方位が１００±３度のものを使用し、前記エッチ
ング工程では前記エッチング液としてヒドラジン水和物
を使用することを特徴とする半導体装置の製造方法。 - 【請求項２】 一表面の結晶面方位が所定角度で且つ一
導電型の埋込み半導体基板を用いて該一表面上に該埋込
み半導体基板とは逆導電型の半導体層を形成した後、前
記埋込み半導体基板内に前記半導体層と同一導電型のゲ
ート用半導体層を埋込み形成する積層工程と、前記ゲー
ト用半導体層の所定部分をエッチング液によりエッチン
グするエッチング工程とを含む半導体装置の製造方法に
おいて、前記積層工程では前記埋込み半導体基板として
結晶面方位が１００±３度のものを使用し、前記エッチ
ング工程では前記エッチング液としてＫＯＨ水溶液を使
用することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記積層工程は、前記ゲート用半導体層
上における前記所定部分に対応する領域に酸化膜を選択
的に形成する酸化膜選択形成工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項１又は２記載の半導体装置の製造
方法において、前記積層工程は、前記ゲート用半導体層
上における前記所定部分に不純物濃度が１×１０20［ｃ
ｍ-3］以上の高不純物濃度部を形成する不純物形成工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29976693A JPH07153972A (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29976693A JPH07153972A (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153972A true JPH07153972A (ja) | 1995-06-16 |
Family
ID=17876714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29976693A Pending JPH07153972A (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103632948A (zh) * | 2013-12-25 | 2014-03-12 | 苏州晶湛半导体有限公司 | 一种半导体器件及其制造方法 |
| CN115106086A (zh) * | 2022-06-07 | 2022-09-27 | 重庆工商大学 | 双缺陷镍铁类水滑石光催化剂的制备方法及其产品和应用 |
-
1993
- 1993-11-30 JP JP29976693A patent/JPH07153972A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103632948A (zh) * | 2013-12-25 | 2014-03-12 | 苏州晶湛半导体有限公司 | 一种半导体器件及其制造方法 |
| WO2015096683A1 (zh) * | 2013-12-25 | 2015-07-02 | 苏州晶湛半导体有限公司 | 一种半导体器件及其制造方法 |
| CN115106086A (zh) * | 2022-06-07 | 2022-09-27 | 重庆工商大学 | 双缺陷镍铁类水滑石光催化剂的制备方法及其产品和应用 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021016 |