JPH07153862A - 半導体パッケージ - Google Patents
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【目的】 実装基板１上の半田ランド部２にパッケージ
を半田６により固着する際、パッケージのベース基板３
の側面に、該ベース基板３のＡu メッキ層（半田付用金
属膜）１１０と実装基板１の半田ランド部２との接着状
態の良否を判定するための半田フィレット９を確実に形
成する。 【構成】 半導体パッケージ１０１の裏面側のＡu メッ
キ層（半田付用金属膜）１１０を、外部リード５が形成
されていないパッケージ側面に沿って形成したスリット
部（金属膜除去部）１１０ｂを有する構造とし、パッケ
ージ裏面両側部の半田６がその溶融によりパッケージ裏
面中央へ引き込まれるのを、上記スリット部１１０ｂに
より阻止するようにした。
を半田６により固着する際、パッケージのベース基板３
の側面に、該ベース基板３のＡu メッキ層（半田付用金
属膜）１１０と実装基板１の半田ランド部２との接着状
態の良否を判定するための半田フィレット９を確実に形
成する。 【構成】 半導体パッケージ１０１の裏面側のＡu メッ
キ層（半田付用金属膜）１１０を、外部リード５が形成
されていないパッケージ側面に沿って形成したスリット
部（金属膜除去部）１１０ｂを有する構造とし、パッケ
ージ裏面両側部の半田６がその溶融によりパッケージ裏
面中央へ引き込まれるのを、上記スリット部１１０ｂに
より阻止するようにした。
Description
【０００１】
【産業上の利用分野】この発明は、高周波高出力ＩＣを
収容して実装基板上に実装するための半導体パッケージ
に関し、特に半導体パッケージ裏面に形成された、実装
基板との半田付けのための半田付用金属膜の構造に関す
るものである。
収容して実装基板上に実装するための半導体パッケージ
に関し、特に半導体パッケージ裏面に形成された、実装
基板との半田付けのための半田付用金属膜の構造に関す
るものである。
【０００２】
【従来の技術】図１０ないし図１３は、従来の半導体パ
ッケージの構造を説明するための図であり、図１０(a)
は上記半導体パッケージを外観を示す斜視図、図１０
(b) は図１０(a) のＸｂ−Ｘｂ線断面の構造を示す図、
図１０(c) は図１０(a) のＸｃ−Ｘｃ線断面の構造を示
す図である。また図１１(a) は、上記半導体パッケージ
の内部の構造を示す斜視図、図１１(b) は図１０(b) の
Ａ部分の拡大図、図１１(c) は、上記半導体パッケージ
を実装する実装基板の表面側の構造を示す図である。さ
らに図１２は上記半導体パッケージを個々の部品に分解
した状態を示す斜視図、図１３(a) は上記半導体パッケ
ージの裏面側の構造を示す外観斜視図である。
ッケージの構造を説明するための図であり、図１０(a)
は上記半導体パッケージを外観を示す斜視図、図１０
(b) は図１０(a) のＸｂ−Ｘｂ線断面の構造を示す図、
図１０(c) は図１０(a) のＸｃ−Ｘｃ線断面の構造を示
す図である。また図１１(a) は、上記半導体パッケージ
の内部の構造を示す斜視図、図１１(b) は図１０(b) の
Ａ部分の拡大図、図１１(c) は、上記半導体パッケージ
を実装する実装基板の表面側の構造を示す図である。さ
らに図１２は上記半導体パッケージを個々の部品に分解
した状態を示す斜視図、図１３(a) は上記半導体パッケ
ージの裏面側の構造を示す外観斜視図である。
【０００３】図において、２００は半導体チップ２９を
収容し、これを実装基板（プリント基板）１上に実装す
るための半導体パッケージで、所定の側面に沿って配置
された複数の外部リード５を有し、上記半導体チップ２
９を収容するパッケージ筺体２０１と、該パッケージ筺
体２０１の開口を塞いで半導体チップ２９を封止する金
属板からなるパッケージ蓋部材４とを備えている。
収容し、これを実装基板（プリント基板）１上に実装す
るための半導体パッケージで、所定の側面に沿って配置
された複数の外部リード５を有し、上記半導体チップ２
９を収容するパッケージ筺体２０１と、該パッケージ筺
体２０１の開口を塞いで半導体チップ２９を封止する金
属板からなるパッケージ蓋部材４とを備えている。
【０００４】ここで、上記パッケージ筺体２０１は、そ
の表面上に形成された接地用導体層３ａと、裏面側に形
成された接地用導体層３ｂと、上記表面側及び裏面側の
導体層を接続するスルーホール２２とを有し、半導体チ
ップ２９を表面側の接地用導体層３ａ上に載置するため
のベース基板３と、上記ベース基板３上にそのチップの
載置部を囲むよう取付けられ、表面上に内側から外側に
延びる複数の接続導体層２０ａを有する第１のセラミッ
ク枠体２０と、該セラミック枠体２０上に取付けられ、
その上面に金属膜２１ａを有する第２のセラミック枠体
２１とから構成されている。そして上記第１のセラミッ
ク枠体２０の接続導体層２０ａ上の、第２のセラミック
枠体２１の外側部分には、上記外部リード５が半田付け
されており、上記第２の絶縁性枠体２１上にはパッケー
ジ蓋部材４が半田により固着されている。
の表面上に形成された接地用導体層３ａと、裏面側に形
成された接地用導体層３ｂと、上記表面側及び裏面側の
導体層を接続するスルーホール２２とを有し、半導体チ
ップ２９を表面側の接地用導体層３ａ上に載置するため
のベース基板３と、上記ベース基板３上にそのチップの
載置部を囲むよう取付けられ、表面上に内側から外側に
延びる複数の接続導体層２０ａを有する第１のセラミッ
ク枠体２０と、該セラミック枠体２０上に取付けられ、
その上面に金属膜２１ａを有する第２のセラミック枠体
２１とから構成されている。そして上記第１のセラミッ
ク枠体２０の接続導体層２０ａ上の、第２のセラミック
枠体２１の外側部分には、上記外部リード５が半田付け
されており、上記第２の絶縁性枠体２１上にはパッケー
ジ蓋部材４が半田により固着されている。
【０００５】また、上記ベース基板裏面側の導体層３ｂ
は、図１１(b) に示すようにベース基板裏面に形成され
たメタライズ層１１１と、該メタライズ層上に形成され
たＮi メッキ層１１２と、該Ｎi メッキ層上に形成され
たＡu メッキ層１１３とから構成されており、また上記
ベース基板３と第１のセラミック枠体２０とは同じ大き
さであり、それぞれの外部リード５が配列されていない
側面上には、上記ベース基板裏面側の導体層３ｂと同一
層構造の金属膜３ｃ，２０ｂが形成されている。
は、図１１(b) に示すようにベース基板裏面に形成され
たメタライズ層１１１と、該メタライズ層上に形成され
たＮi メッキ層１１２と、該Ｎi メッキ層上に形成され
たＡu メッキ層１１３とから構成されており、また上記
ベース基板３と第１のセラミック枠体２０とは同じ大き
さであり、それぞれの外部リード５が配列されていない
側面上には、上記ベース基板裏面側の導体層３ｂと同一
層構造の金属膜３ｃ，２０ｂが形成されている。
【０００６】上記のような構造の半導体パッケージ２０
０内には、図１１(a) に示すように半導体チップ２９が
収容され、該チップ２９はベース基板３の表面側導体層
３ｂ上に半田３１により固着されており、上記チップ２
９と外部リード５とはボンディングワイヤ３０により接
続されている。
０内には、図１１(a) に示すように半導体チップ２９が
収容され、該チップ２９はベース基板３の表面側導体層
３ｂ上に半田３１により固着されており、上記チップ２
９と外部リード５とはボンディングワイヤ３０により接
続されている。
【０００７】また、上記プリント基板１は図１１(c) に
示すように、その表面の、上記半導体パッケージ２００
を配置する部分には、メタライズ層からなる半田ランド
２が形成され、該半田ランド２の両側には上記半導体パ
ッケージ２００の外部リードの位置に対応して、上記外
部リード５が接続される接続導体層２５が形成されてお
り、上記半田ランド２及び導体層２５の表面には印刷に
より半田層が形成されている。
示すように、その表面の、上記半導体パッケージ２００
を配置する部分には、メタライズ層からなる半田ランド
２が形成され、該半田ランド２の両側には上記半導体パ
ッケージ２００の外部リードの位置に対応して、上記外
部リード５が接続される接続導体層２５が形成されてお
り、上記半田ランド２及び導体層２５の表面には印刷に
より半田層が形成されている。
【０００８】次に上記半導体パッケージの組立方法につ
いて説明する。まず、表面，側面，及び裏面の所定部分
に導体層３ａ，３ｃ，３ｂを有し、スーホール２２によ
り上記表面側及び裏面側の導体層３ａ，３ｂを接続した
ベース基板３上に、表面及び側面の所定部分に導体層２
０ａ及び２０ｂを形成した第１のセラミック枠体２０
と、表面に金属膜２１ａを形成した第２のセラミック枠
体２１とを重ねて配置し、これらを焼成により固着する
（図１２参照）。
いて説明する。まず、表面，側面，及び裏面の所定部分
に導体層３ａ，３ｃ，３ｂを有し、スーホール２２によ
り上記表面側及び裏面側の導体層３ａ，３ｂを接続した
ベース基板３上に、表面及び側面の所定部分に導体層２
０ａ及び２０ｂを形成した第１のセラミック枠体２０
と、表面に金属膜２１ａを形成した第２のセラミック枠
体２１とを重ねて配置し、これらを焼成により固着する
（図１２参照）。
【０００９】次に、外部リード５を上記第１のセラミッ
ク枠体２０の接続導体層２０ａ上に半田により固着し
て、パッケージ筺体２０１を完成する（図１２参照）。
本半導体パッケージは一般にこの状態でユーザに提供さ
れ、半導体パッケージ２００への半導体チップの搭載は
ユーザ側で行われる。
ク枠体２０の接続導体層２０ａ上に半田により固着し
て、パッケージ筺体２０１を完成する（図１２参照）。
本半導体パッケージは一般にこの状態でユーザに提供さ
れ、半導体パッケージ２００への半導体チップの搭載は
ユーザ側で行われる。
【００１０】すなわち、ユーザ側では、上記パッケージ
筺体２０１内に半導体チップ２９を、これがベース基板
３の導体層３ａ上に位置するよう配置し、半田３１によ
り上記半導体チップ２９をベース基板３に固定し、続い
てボンディングワイヤ３０により上記半導体チップ２９
とパッケージ２００の外部リード５とを接続する。その
後、上記パッケージ蓋部材４を上記第２のセラミック枠
体２１上に被せて、半田付けにより該枠体２１に固着
し、半導体チップ２９を半導体パッケージ２００内に封
入する。
筺体２０１内に半導体チップ２９を、これがベース基板
３の導体層３ａ上に位置するよう配置し、半田３１によ
り上記半導体チップ２９をベース基板３に固定し、続い
てボンディングワイヤ３０により上記半導体チップ２９
とパッケージ２００の外部リード５とを接続する。その
後、上記パッケージ蓋部材４を上記第２のセラミック枠
体２１上に被せて、半田付けにより該枠体２１に固着
し、半導体チップ２９を半導体パッケージ２００内に封
入する。
【００１１】そしてこのようにして組立られた半導体パ
ッケージの実装は、該パッケージ２００を、プリント基
板等の実装基板の、実装領域である半田ランド２上に、
各外部リード５が対応する接続導体層２５の先端部上に
位置するよう位置決めして配置し、その後熱処理により
半田ランド２上及び接続導体層２５上の半田層６を溶融
して、半導体パッケージ２００を半田ランド２に、外部
リード５を接続導体層２５に固着することにより行う。
ッケージの実装は、該パッケージ２００を、プリント基
板等の実装基板の、実装領域である半田ランド２上に、
各外部リード５が対応する接続導体層２５の先端部上に
位置するよう位置決めして配置し、その後熱処理により
半田ランド２上及び接続導体層２５上の半田層６を溶融
して、半導体パッケージ２００を半田ランド２に、外部
リード５を接続導体層２５に固着することにより行う。
【００１２】この時、実装基板上での半導体パッケージ
２００の半田６による接着状態の良否判定は、通常、外
部リード５が配列されていないパッケージ側面に生ずる
半田フィレット９の有無により行う。これは、上記パッ
ケージ側面の導体層３ｃはその表面に半田とのぬれ性の
良いＡｕメッキが施されているため、パッケージ２００
の裏面の導体層３ｂと実装基板上の半田ランド２とが半
田により良好に接着されている状態では、表面張力によ
り半田が側面上に盛り上がり上記半田フィレット９が形
成されるからである。
２００の半田６による接着状態の良否判定は、通常、外
部リード５が配列されていないパッケージ側面に生ずる
半田フィレット９の有無により行う。これは、上記パッ
ケージ側面の導体層３ｃはその表面に半田とのぬれ性の
良いＡｕメッキが施されているため、パッケージ２００
の裏面の導体層３ｂと実装基板上の半田ランド２とが半
田により良好に接着されている状態では、表面張力によ
り半田が側面上に盛り上がり上記半田フィレット９が形
成されるからである。
【００１３】また、上記のような半導体パッケージ２０
０の実装基板との接着状態の良否判定を行うのは、パッ
ケージ筺体２０１の裏面導体層３ｂと実装基板１の半田
ランド２との密着状態が良好でない場合、接触抵抗の増
大や接続不良等が生じたり、また半導体チップ２９で発
生した熱の放熱性が劣化して半導体チップが過剰に加熱
されたりすることとなり、半導体デバイスの発振，高周
波特性不良が発生するという問題があるからである。
０の実装基板との接着状態の良否判定を行うのは、パッ
ケージ筺体２０１の裏面導体層３ｂと実装基板１の半田
ランド２との密着状態が良好でない場合、接触抵抗の増
大や接続不良等が生じたり、また半導体チップ２９で発
生した熱の放熱性が劣化して半導体チップが過剰に加熱
されたりすることとなり、半導体デバイスの発振，高周
波特性不良が発生するという問題があるからである。
【００１４】
【発明が解決しようとする課題】ところが、従来の半導
体パッケージでは、パッケージ筺体２０１の裏面に形成
された導体層３ｂの最表面のＡｕメッキ１１３が半田に
対するぬれ性が非常によいため、上記半導体パッケージ
２００を実装基板１上の半田ランド２上に配置した状態
で熱処理を行った際、半田ランド２上に印刷された半田
６がその溶融により上記パッケージ筺体２０１の裏面の
内側に引き込まれてしまい、品質確認のための半田フィ
レット９が半導体パッケージ２００の側面に形成されな
くなるという問題があった。
体パッケージでは、パッケージ筺体２０１の裏面に形成
された導体層３ｂの最表面のＡｕメッキ１１３が半田に
対するぬれ性が非常によいため、上記半導体パッケージ
２００を実装基板１上の半田ランド２上に配置した状態
で熱処理を行った際、半田ランド２上に印刷された半田
６がその溶融により上記パッケージ筺体２０１の裏面の
内側に引き込まれてしまい、品質確認のための半田フィ
レット９が半導体パッケージ２００の側面に形成されな
くなるという問題があった。
【００１５】このような半導体パッケージ裏面での半田
の引込みは、パッケージ筺体裏面のＡu メッキ層１１３
のＡu が半田層内に拡散して、該Ａu メッキ層１１３が
目減りする現象、いわゆるＡu 層の食われ現象により、
上記Ａu メッキ層１１３の目減りした部分に半田６が流
れ込んで生ずると考えられている。上記のような半田の
引込みが生じると、図１３(b) に示すようにパッケージ
筺体の、導体層３ｃ，２０ｂが形成されている側面上に
は半田がはみ出さず、上記半田フィレット９は形成され
ない。
の引込みは、パッケージ筺体裏面のＡu メッキ層１１３
のＡu が半田層内に拡散して、該Ａu メッキ層１１３が
目減りする現象、いわゆるＡu 層の食われ現象により、
上記Ａu メッキ層１１３の目減りした部分に半田６が流
れ込んで生ずると考えられている。上記のような半田の
引込みが生じると、図１３(b) に示すようにパッケージ
筺体の、導体層３ｃ，２０ｂが形成されている側面上に
は半田がはみ出さず、上記半田フィレット９は形成され
ない。
【００１６】この結果、半導体パッケージが実装基板上
に実装された状態では、半導体パッケージの裏面導体層
３ｂと実装基板の半田ランド２との接着状態を判定する
ことができず、上記半導体パッケージをプリント基板上
に実装してなる半導体装置は、信頼して使用することが
できないという問題があった。この発明は上記のような
問題点を解決するためになされたもので、パッケージ筺
体の裏面導体層と実装基板の半田ランドとの接着状態を
半田フィレットにより確実に判定することができる半導
体パッケージを得ることを目的とする。
に実装された状態では、半導体パッケージの裏面導体層
３ｂと実装基板の半田ランド２との接着状態を判定する
ことができず、上記半導体パッケージをプリント基板上
に実装してなる半導体装置は、信頼して使用することが
できないという問題があった。この発明は上記のような
問題点を解決するためになされたもので、パッケージ筺
体の裏面導体層と実装基板の半田ランドとの接着状態を
半田フィレットにより確実に判定することができる半導
体パッケージを得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係る半導体パ
ッケージは、所定の側面側にのみ配置された、半導体チ
ップの、パッケージ外部との電気的接続をとるための複
数の外部接続部材を有し、上記半導体チップを収容する
パッケージ筺体と、該パッケージ筺体の開口を塞ぐパッ
ケージ蓋部材とを備え、上記パッケージ筺体の裏面上
に、半田とのぬれ性のよい金属材料により、該筺体の裏
面と実装基板のメタライズ部とを半田付けするための半
田付用金属膜を形成し、上記半田付用金属膜を、そのパ
ターニングにより、外部接続部材が配置されていないパ
ッケージ筺体側面に隣接して位置する所定幅の金属膜残
存部と、該金属膜残存部の内側にこれに沿って位置する
所定幅の金属膜除去部とを有する形状としたものであ
る。
ッケージは、所定の側面側にのみ配置された、半導体チ
ップの、パッケージ外部との電気的接続をとるための複
数の外部接続部材を有し、上記半導体チップを収容する
パッケージ筺体と、該パッケージ筺体の開口を塞ぐパッ
ケージ蓋部材とを備え、上記パッケージ筺体の裏面上
に、半田とのぬれ性のよい金属材料により、該筺体の裏
面と実装基板のメタライズ部とを半田付けするための半
田付用金属膜を形成し、上記半田付用金属膜を、そのパ
ターニングにより、外部接続部材が配置されていないパ
ッケージ筺体側面に隣接して位置する所定幅の金属膜残
存部と、該金属膜残存部の内側にこれに沿って位置する
所定幅の金属膜除去部とを有する形状としたものであ
る。
【００１８】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体裏面上に金属ペーストの印刷，
焼成により所定のパターンに形成され、外部接続部材が
配置されていないパッケージ筺体側面に隣接して位置す
る所定幅のペースト残存部と、該ペースト残存部の内側
にこれに沿って位置する所定幅のペースト除去部とを有
するメタライズ層と、上記メタライズ層上にのみ選択メ
ッキにより形成されたＮi メッキ層とを備え、上記半田
付用金属膜として、上記Ｎi メッキ層上にのみ選択メッ
キによりＡu メッキ層を形成したものである。
て、上記パッケージ筺体裏面上に金属ペーストの印刷，
焼成により所定のパターンに形成され、外部接続部材が
配置されていないパッケージ筺体側面に隣接して位置す
る所定幅のペースト残存部と、該ペースト残存部の内側
にこれに沿って位置する所定幅のペースト除去部とを有
するメタライズ層と、上記メタライズ層上にのみ選択メ
ッキにより形成されたＮi メッキ層とを備え、上記半田
付用金属膜として、上記Ｎi メッキ層上にのみ選択メッ
キによりＡu メッキ層を形成したものである。
【００１９】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体を、その表面上及び裏面上にそ
れぞれ形成された接地用導体層と、該表面側及び裏面側
の導体層を接続するスルーホールとを有し、半導体チッ
プを表面側導体層上に載置するベース基板と、上記ベー
ス基板上にそのチップの載置部を囲むよう取付けられ、
表面上に内側から外側に延びる複数の接続導体層を有す
る第１の絶縁性枠体と、上記絶縁性枠体上に取付けら
れ、その上面に金属膜を有する第２の絶縁性枠体とを有
する構造とし、上記外部接続部材として、上記第１の絶
縁性枠体の接続導体層上に外部リードを固着し、上記パ
ッケージ蓋部材を、上記第２の絶縁性枠体上に半田によ
り固着したものである。
て、上記パッケージ筺体を、その表面上及び裏面上にそ
れぞれ形成された接地用導体層と、該表面側及び裏面側
の導体層を接続するスルーホールとを有し、半導体チッ
プを表面側導体層上に載置するベース基板と、上記ベー
ス基板上にそのチップの載置部を囲むよう取付けられ、
表面上に内側から外側に延びる複数の接続導体層を有す
る第１の絶縁性枠体と、上記絶縁性枠体上に取付けら
れ、その上面に金属膜を有する第２の絶縁性枠体とを有
する構造とし、上記外部接続部材として、上記第１の絶
縁性枠体の接続導体層上に外部リードを固着し、上記パ
ッケージ蓋部材を、上記第２の絶縁性枠体上に半田によ
り固着したものである。
【００２０】この発明は上記半導体パッケージにおい
て、上記ベース基板を、ＡｌＮまたはＡｌ2 Ｏ3 により
構成し、上記第１及び第２の絶縁性枠体を、セラミック
材料により構成し、上記外部リードが固着される接続導
体層を、上記第１の絶縁性枠体上にパッケージ筺体の対
向する平行な側面に沿って配列したものである。
て、上記ベース基板を、ＡｌＮまたはＡｌ2 Ｏ3 により
構成し、上記第１及び第２の絶縁性枠体を、セラミック
材料により構成し、上記外部リードが固着される接続導
体層を、上記第１の絶縁性枠体上にパッケージ筺体の対
向する平行な側面に沿って配列したものである。
【００２１】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体裏面上に形成されたメタライズ
層と、該メタライズ層上に形成されたＮi メッキ層とを
備え、上記半田付用金属膜を、上記Ｎi メッキ層上に選
択メッキにより形成されたＡuメッキ層から構成したも
のである。
て、上記パッケージ筺体裏面上に形成されたメタライズ
層と、該メタライズ層上に形成されたＮi メッキ層とを
備え、上記半田付用金属膜を、上記Ｎi メッキ層上に選
択メッキにより形成されたＡuメッキ層から構成したも
のである。
【００２２】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体の裏面上全面に形成されたメタ
ライズ層と、該メタライズ層上に所定のパターンを持つ
よう選択的に形成され、外部接続部材が配置されていな
いパッケージ筺体側面に隣接して位置する所定幅のメッ
キ成長部と、該メッキ成長部の内側にこれに沿って位置
する所定幅のメッキ非成長部とを有するＮi メッキ層と
を備え、上記半田付用金属膜として、該Ｎi メッキ層上
にのみ選択メッキによりＡu メッキ層を形成したもので
ある。
て、上記パッケージ筺体の裏面上全面に形成されたメタ
ライズ層と、該メタライズ層上に所定のパターンを持つ
よう選択的に形成され、外部接続部材が配置されていな
いパッケージ筺体側面に隣接して位置する所定幅のメッ
キ成長部と、該メッキ成長部の内側にこれに沿って位置
する所定幅のメッキ非成長部とを有するＮi メッキ層と
を備え、上記半田付用金属膜として、該Ｎi メッキ層上
にのみ選択メッキによりＡu メッキ層を形成したもので
ある。
【００２３】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体裏面に形成されたメタライズ層
の、上記半田付用金属膜の金属膜除去部に露出する部分
を、セラミック材料によりコーティングしたものであ
る。この発明は上記半導体パッケージにおいて、上記半
田付用金属膜を、パッケージ筺体裏面の両側に位置する
金属膜除去部間に、上記金属膜残存部と平行なストライ
プ状の金属膜残存部を有する形状としたものである。
て、上記パッケージ筺体裏面に形成されたメタライズ層
の、上記半田付用金属膜の金属膜除去部に露出する部分
を、セラミック材料によりコーティングしたものであ
る。この発明は上記半導体パッケージにおいて、上記半
田付用金属膜を、パッケージ筺体裏面の両側に位置する
金属膜除去部間に、上記金属膜残存部と平行なストライ
プ状の金属膜残存部を有する形状としたものである。
【００２４】この発明は上記半導体パッケージにおい
て、上記半田付用金属膜を、パッケージ筺体裏面の両側
に位置する金属膜残存部に加えて、上記パッケージ筺体
裏面の、チップ搭載部に対応する部分に形成され、チッ
プで発生した熱を放熱する放熱用の金属膜残存部を有す
る構造としたものである。この発明は上記半導体パッケ
ージにおいて、上記外部接続部材として、上記パッケー
ジ筺体の表面側周縁部からその側面を介してその裏面側
周縁部まで延びる外部接続用導体層を備えたものであ
る。
て、上記半田付用金属膜を、パッケージ筺体裏面の両側
に位置する金属膜残存部に加えて、上記パッケージ筺体
裏面の、チップ搭載部に対応する部分に形成され、チッ
プで発生した熱を放熱する放熱用の金属膜残存部を有す
る構造としたものである。この発明は上記半導体パッケ
ージにおいて、上記外部接続部材として、上記パッケー
ジ筺体の表面側周縁部からその側面を介してその裏面側
周縁部まで延びる外部接続用導体層を備えたものであ
る。
【００２５】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体を、金属材料により構成され
た、半導体チップを載置するベース基板と、上記ベース
基板上にそのチップの載置部を囲むよう取付けられ、表
面上に内側から外側に延びる複数の接続導体層を有する
第１の絶縁性枠体と、上記絶縁性枠体上に取付けられ、
その上面に金属膜を有する第２の絶縁性枠体とを有する
構造とし、上記外部接続部材を、上記第１の絶縁性枠体
の接続導体層上に固着し、上記パッケージ蓋部材を、上
記第２の絶縁性枠体上に半田により固着したものであ
る。この発明は上記半導体パッケージにおいて、上記ベ
ース基板を構成する金属材料として、Ｃu ，Ｃu Ｗ合
金，あるいはＦe Ｎi Ｃo 合金を用いたものである。
て、上記パッケージ筺体を、金属材料により構成され
た、半導体チップを載置するベース基板と、上記ベース
基板上にそのチップの載置部を囲むよう取付けられ、表
面上に内側から外側に延びる複数の接続導体層を有する
第１の絶縁性枠体と、上記絶縁性枠体上に取付けられ、
その上面に金属膜を有する第２の絶縁性枠体とを有する
構造とし、上記外部接続部材を、上記第１の絶縁性枠体
の接続導体層上に固着し、上記パッケージ蓋部材を、上
記第２の絶縁性枠体上に半田により固着したものであ
る。この発明は上記半導体パッケージにおいて、上記ベ
ース基板を構成する金属材料として、Ｃu ，Ｃu Ｗ合
金，あるいはＦe Ｎi Ｃo 合金を用いたものである。
【００２６】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体を構成する金属性ベース基板の
裏面上に形成されたＮi メッキ層を備え、上記半田付用
金属膜として、該Ｎi メッキ層上に選択メッキによりＡ
u メッキ層を形成したものである。
て、上記パッケージ筺体を構成する金属性ベース基板の
裏面上に形成されたＮi メッキ層を備え、上記半田付用
金属膜として、該Ｎi メッキ層上に選択メッキによりＡ
u メッキ層を形成したものである。
【００２７】この発明は上記半導体パッケージにおい
て、上記パッケージ筺体裏面上に選択メッキにより形成
され、外部接続部材が配置されていないパッケージ筺体
側面に隣接して位置する所定幅のメッキ成長部と、該メ
ッキ成長部の内側にこれに沿って位置する所定幅のメッ
キ非成長部とを有するＮi メッキ層を備え、上記半田付
用金属膜として、該Ｎi メッキ層上にのみ選択メッキに
よりＡu メッキ層を形成したものである。この発明は上
記半導体パッケージにおいて、上記パッケージ筺体裏面
の、上記Ｎi メッキ非成長部に露出する部分を、セラミ
ック材料によりコーティングしたものである。
て、上記パッケージ筺体裏面上に選択メッキにより形成
され、外部接続部材が配置されていないパッケージ筺体
側面に隣接して位置する所定幅のメッキ成長部と、該メ
ッキ成長部の内側にこれに沿って位置する所定幅のメッ
キ非成長部とを有するＮi メッキ層を備え、上記半田付
用金属膜として、該Ｎi メッキ層上にのみ選択メッキに
よりＡu メッキ層を形成したものである。この発明は上
記半導体パッケージにおいて、上記パッケージ筺体裏面
の、上記Ｎi メッキ非成長部に露出する部分を、セラミ
ック材料によりコーティングしたものである。
【００２８】
【作用】この発明においては、半導体チップを収容す
る、該半導体チップの外部との電気的な接続をとるため
の外部接続部材を有するパッケージ筺体の裏面上に、半
田とのぬれ性のよい金属材料により、該筺体の裏面と実
装基板のメタライズ部とを半田付けするための半田付用
金属膜を形成し、上記半田付用金属膜を、そのパターニ
ングにより、外部接続部材が配置されていないパッケー
ジ筺体側面に隣接して位置する所定幅の金属膜残存部
と、該金属膜残存部の内側にこれに沿って位置する所定
幅の金属膜除去部とを有する形状としたから、実装基板
上のメタライズ部とパッケージ筺体裏面の半田付用金属
膜とを半田により固着する際、その加熱溶融により、パ
ッケージ筺体裏面を伝ってその周辺部からその内側に引
き込まれようとする半田を、上記半田付用金属膜を選択
的に除去した金属膜除去部により堰き止めることがで
き、これによりパッケージ筺体の裏面導体層と実装基板
の半田ランドとの接着状態の良否に応じて、上記パッケ
ージ筺体の、外部接続部材が配置されていない側面上に
半田フィレットが確実に形成されることとなり、接着状
態の該半田フィレットの有無による目視判定が常に可能
となる。
る、該半導体チップの外部との電気的な接続をとるため
の外部接続部材を有するパッケージ筺体の裏面上に、半
田とのぬれ性のよい金属材料により、該筺体の裏面と実
装基板のメタライズ部とを半田付けするための半田付用
金属膜を形成し、上記半田付用金属膜を、そのパターニ
ングにより、外部接続部材が配置されていないパッケー
ジ筺体側面に隣接して位置する所定幅の金属膜残存部
と、該金属膜残存部の内側にこれに沿って位置する所定
幅の金属膜除去部とを有する形状としたから、実装基板
上のメタライズ部とパッケージ筺体裏面の半田付用金属
膜とを半田により固着する際、その加熱溶融により、パ
ッケージ筺体裏面を伝ってその周辺部からその内側に引
き込まれようとする半田を、上記半田付用金属膜を選択
的に除去した金属膜除去部により堰き止めることがで
き、これによりパッケージ筺体の裏面導体層と実装基板
の半田ランドとの接着状態の良否に応じて、上記パッケ
ージ筺体の、外部接続部材が配置されていない側面上に
半田フィレットが確実に形成されることとなり、接着状
態の該半田フィレットの有無による目視判定が常に可能
となる。
【００２９】またこの発明においては、上記パッケージ
筺体裏面上にメタライズ層及びＮiメッキ層を順次形成
し、該Ｎi メッキ層上に選択メッキによりＡu メッキ層
を上記半田付用金属膜として形成したので、上記パッケ
ージの実装時には半田フィレットが確実に形成されるよ
うにできるだけでなく、半田付用金属膜としてのＡuメ
ッキ層とパッケージ筺体裏面のメッキ下地層であるメタ
ライズ層との接着強度をＮi メッキ層により向上するこ
とができる。
筺体裏面上にメタライズ層及びＮiメッキ層を順次形成
し、該Ｎi メッキ層上に選択メッキによりＡu メッキ層
を上記半田付用金属膜として形成したので、上記パッケ
ージの実装時には半田フィレットが確実に形成されるよ
うにできるだけでなく、半田付用金属膜としてのＡuメ
ッキ層とパッケージ筺体裏面のメッキ下地層であるメタ
ライズ層との接着強度をＮi メッキ層により向上するこ
とができる。
【００３０】またこの発明においては、上記Ｎi メッキ
層を、半田付用金属膜としてのＡuメッキ層と同一の平
面パターンとなるよう形成したので、パッケージの実装
時、その加熱溶融により、パッケージ筺体周辺部からパ
ッケージ筺体内側に引き込まれようとする半田を、上記
半田付用金属膜としてのＡu メッキ層及びその下側のＮ
i メッキ層を選択的に除去した金属膜除去部により堰き
止めることができ、上記と同様、パッケージと実装基板
との半田による接着状態を半田フィレットの有無による
目視判定が常に可能となり、また上記半田付用金属膜と
してのＡu メッキ層とパッケージ筺体裏面のメッキ下地
層であるメタライズ層との接着強度をＮi メッキ層によ
り向上することができる。
層を、半田付用金属膜としてのＡuメッキ層と同一の平
面パターンとなるよう形成したので、パッケージの実装
時、その加熱溶融により、パッケージ筺体周辺部からパ
ッケージ筺体内側に引き込まれようとする半田を、上記
半田付用金属膜としてのＡu メッキ層及びその下側のＮ
i メッキ層を選択的に除去した金属膜除去部により堰き
止めることができ、上記と同様、パッケージと実装基板
との半田による接着状態を半田フィレットの有無による
目視判定が常に可能となり、また上記半田付用金属膜と
してのＡu メッキ層とパッケージ筺体裏面のメッキ下地
層であるメタライズ層との接着強度をＮi メッキ層によ
り向上することができる。
【００３１】この発明においては、上記パッケージ筺体
裏面に形成されたメタライズ層の、上記半田付用金属膜
の金属膜除去部に露出する部分を、セラミック材料によ
りコーティングしたので、上記と同様パッケージの実装
時には、半田フィレットを確実に形成できるだけでな
く、このセラミック材料からなるコーティング膜が、上
記Ｎi メッキ層及びＡu メッキ層の選択メッキにより成
長する際の選択メッキマスクとなり、選択メッキマスク
を別途形成する必要がなくなり、部品の製造コストを低
減することができる。
裏面に形成されたメタライズ層の、上記半田付用金属膜
の金属膜除去部に露出する部分を、セラミック材料によ
りコーティングしたので、上記と同様パッケージの実装
時には、半田フィレットを確実に形成できるだけでな
く、このセラミック材料からなるコーティング膜が、上
記Ｎi メッキ層及びＡu メッキ層の選択メッキにより成
長する際の選択メッキマスクとなり、選択メッキマスク
を別途形成する必要がなくなり、部品の製造コストを低
減することができる。
【００３２】この発明においては、上記半田付用金属膜
を、パッケージ筺体裏面の両側に位置する金属膜残部に
加えて、上記パッケージ筺体裏面の、チップ搭載部に対
応する部分に形成され、チップで発生した熱を放熱する
放熱用金属膜残部を有する構造としたので、チップから
の放熱性を損なうことなく、上記と同様、半田フィレッ
トを確実に形成できる。
を、パッケージ筺体裏面の両側に位置する金属膜残部に
加えて、上記パッケージ筺体裏面の、チップ搭載部に対
応する部分に形成され、チップで発生した熱を放熱する
放熱用金属膜残部を有する構造としたので、チップから
の放熱性を損なうことなく、上記と同様、半田フィレッ
トを確実に形成できる。
【００３３】この発明においては、上記外部接続部材と
して、上記パッケージ筺体の表面側周縁部からその側面
を介してその裏面側周縁部まで延びる外部接続用導体層
を備えたので、外部接続部材として外部リードを有する
ものに比べて、半導体パッケージの小型化を図ることが
できる。
して、上記パッケージ筺体の表面側周縁部からその側面
を介してその裏面側周縁部まで延びる外部接続用導体層
を備えたので、外部接続部材として外部リードを有する
ものに比べて、半導体パッケージの小型化を図ることが
できる。
【００３４】この発明においては、上記パッケージ筺体
の、半導体チップを載置するベース基板を、金属材料に
より構成したので、上記ベース基板の表面及び裏面に、
半導体チップのアースを外部と接続するための導体層を
形成したり、また上記ベース基板にこれらの導体層を接
続するスルーホールを形成したりする必要がなくなり、
部品の加工作業を削減することができる。
の、半導体チップを載置するベース基板を、金属材料に
より構成したので、上記ベース基板の表面及び裏面に、
半導体チップのアースを外部と接続するための導体層を
形成したり、また上記ベース基板にこれらの導体層を接
続するスルーホールを形成したりする必要がなくなり、
部品の加工作業を削減することができる。
【００３５】この発明においては、上記パッケージ筺体
を構成する金属性ベース基板の裏面上に形成されたＮi
メッキ層を備え、上記半田付用金属膜として、該Ｎi メ
ッキ層上に選択メッキによりＡu メッキ層を形成したの
で、上記と同様、パッケージの実装時には半田フィレッ
トを確実に形成でき、また上記半田付用金属膜としての
Ａu メッキ層とパッケージ筺体裏面との接着強度をＮi
メッキ層により向上することができる。
を構成する金属性ベース基板の裏面上に形成されたＮi
メッキ層を備え、上記半田付用金属膜として、該Ｎi メ
ッキ層上に選択メッキによりＡu メッキ層を形成したの
で、上記と同様、パッケージの実装時には半田フィレッ
トを確実に形成でき、また上記半田付用金属膜としての
Ａu メッキ層とパッケージ筺体裏面との接着強度をＮi
メッキ層により向上することができる。
【００３６】またこの発明においては、上記パッケージ
筺体裏面の、上記Ｎi メッキ非成長部に露出する部分
を、セラミック材料によりコーティングしたので、この
セラミック材料からなるコーティング膜が、上記Ｎi メ
ッキ層及びＡu メッキ層の選択メッキにより成長する際
の選択メッキマスクとなり、選択メッキマスクを別途形
成する必要がなくなり、部品の製造コストを低減するこ
とができる。
筺体裏面の、上記Ｎi メッキ非成長部に露出する部分
を、セラミック材料によりコーティングしたので、この
セラミック材料からなるコーティング膜が、上記Ｎi メ
ッキ層及びＡu メッキ層の選択メッキにより成長する際
の選択メッキマスクとなり、選択メッキマスクを別途形
成する必要がなくなり、部品の製造コストを低減するこ
とができる。
【００３７】
実施例１．図１はこの発明の第１の実施例による半導体
パッケージの構造を示す図であり、図１(a) はこの半導
体パッケージを裏面側からみた斜視図、図１(b) は半導
体パッケージと実装基板との接合部分を示す図、図１
(c) は上記半導体パッケージの裏面に形成された半田付
用金属膜の、図１(b) の符号Ｃ1 で示す部分の拡大図図
である。
パッケージの構造を示す図であり、図１(a) はこの半導
体パッケージを裏面側からみた斜視図、図１(b) は半導
体パッケージと実装基板との接合部分を示す図、図１
(c) は上記半導体パッケージの裏面に形成された半田付
用金属膜の、図１(b) の符号Ｃ1 で示す部分の拡大図図
である。
【００３８】図において、１０１は本実施例の半導体パ
ッケージで、この半導体パッケージ１０１では、そのベ
ース基板３の裏面上には、ＷやＭｏＭｎ等の金属ペース
トの印刷，焼成により所定のパターンのメタライズ層１
１１ａが形成されており、該メタライズ層１１１ａ上に
Ｎi メッキ層１１２ａ及びＡu メッキ層（半田付用金属
膜）１１０が選択的に形成されている。
ッケージで、この半導体パッケージ１０１では、そのベ
ース基板３の裏面上には、ＷやＭｏＭｎ等の金属ペース
トの印刷，焼成により所定のパターンのメタライズ層１
１１ａが形成されており、該メタライズ層１１１ａ上に
Ｎi メッキ層１１２ａ及びＡu メッキ層（半田付用金属
膜）１１０が選択的に形成されている。
【００３９】ここで上記Ａu メッキ層１１０は、外部リ
ード５が配置されていないパッケージ筺体側面に隣接し
て位置する所定幅のメッキ成長部（金属膜残存部）１１
０ａを有し、該メッキ成長部１１０ａの内側の、これに
沿って位置する部分は、メッキされていない所定幅のス
リット部（金属膜除去部）１１０ｂとなっている。な
お、その他の構成は図１０〜図１３に示す従来の半導体
パッケージ２００と同一であり、また上記半導体パッケ
ージ１０１の組立方法も従来のものと全く同一である。
ード５が配置されていないパッケージ筺体側面に隣接し
て位置する所定幅のメッキ成長部（金属膜残存部）１１
０ａを有し、該メッキ成長部１１０ａの内側の、これに
沿って位置する部分は、メッキされていない所定幅のス
リット部（金属膜除去部）１１０ｂとなっている。な
お、その他の構成は図１０〜図１３に示す従来の半導体
パッケージ２００と同一であり、また上記半導体パッケ
ージ１０１の組立方法も従来のものと全く同一である。
【００４０】次に作用効果について説明する。本実施例
の半導体パッケージ実装も従来のものと同様にして行わ
れるが、本実施例では、上記のようにベース基板３の裏
面に形成された半田付用金属膜１１０の、外部リード５
が配置されていない側面側にこれに平行なスリット（金
属膜除去部）１１０ｂを形成し、このスリット１１０ｂ
内に、半田となじまないベース基板のセラミック面を露
出させているため、実装基板１上のメタライズ部２とパ
ッケージ１０１裏面の半田付用金属膜１１０とを半田に
より固着する際、その加熱溶融により、パッケージ裏面
を伝ってその周辺部からその内側に引き込まれようとす
る半田６が、上記半田付用金属膜１１０を選択的に除去
した金属膜除去部１１０ｂにより堰き止められる。これ
により半田付け時のＡu の食われ現象による半田の引き
込みが抑制され、半導体パッケージ１０１の、外部リー
ド５の配列されていない側面上には、確実に半田フィレ
ット９が形成されることとなり、常に半田フィレット９
により半導体パッケージ１０１と実装基板との半田によ
る接触状態を判定できることとなる。
の半導体パッケージ実装も従来のものと同様にして行わ
れるが、本実施例では、上記のようにベース基板３の裏
面に形成された半田付用金属膜１１０の、外部リード５
が配置されていない側面側にこれに平行なスリット（金
属膜除去部）１１０ｂを形成し、このスリット１１０ｂ
内に、半田となじまないベース基板のセラミック面を露
出させているため、実装基板１上のメタライズ部２とパ
ッケージ１０１裏面の半田付用金属膜１１０とを半田に
より固着する際、その加熱溶融により、パッケージ裏面
を伝ってその周辺部からその内側に引き込まれようとす
る半田６が、上記半田付用金属膜１１０を選択的に除去
した金属膜除去部１１０ｂにより堰き止められる。これ
により半田付け時のＡu の食われ現象による半田の引き
込みが抑制され、半導体パッケージ１０１の、外部リー
ド５の配列されていない側面上には、確実に半田フィレ
ット９が形成されることとなり、常に半田フィレット９
により半導体パッケージ１０１と実装基板との半田によ
る接触状態を判定できることとなる。
【００４１】このように本実施例では、半導体パッケー
ジ１０１の裏面に形成される半田付用金属膜１１０を、
外部リード５が形成されていない側面に沿って形成した
スリット（金属膜除去部）１１０ｂを有する構造とした
ので、パッケージの実装時に、パッケージ裏面両側の半
田がその溶融によりパッケージ裏面中央へ引き込まれる
のを抑制でき、パッケージの実装時に半田フィレット９
を確実に形成できることとなる。これによって、上記半
導体パッケージを実装基板上に搭載してなる半導体デバ
イスの品質確認を常に行うことができる。
ジ１０１の裏面に形成される半田付用金属膜１１０を、
外部リード５が形成されていない側面に沿って形成した
スリット（金属膜除去部）１１０ｂを有する構造とした
ので、パッケージの実装時に、パッケージ裏面両側の半
田がその溶融によりパッケージ裏面中央へ引き込まれる
のを抑制でき、パッケージの実装時に半田フィレット９
を確実に形成できることとなる。これによって、上記半
導体パッケージを実装基板上に搭載してなる半導体デバ
イスの品質確認を常に行うことができる。
【００４２】また上記パッケージ裏面上のメタライズ層
１１１ａ上にＮi メッキ層１１２ａを介してＡu メッキ
層（半田付用金属膜）１１０を形成しているため、上記
Ａuメッキ層１１０とパッケージ裏面のメッキ下地層で
あるメタライズ層１１１ａとの接着強度をＮi メッキ層
１１２ａにより向上することができる。
１１１ａ上にＮi メッキ層１１２ａを介してＡu メッキ
層（半田付用金属膜）１１０を形成しているため、上記
Ａuメッキ層１１０とパッケージ裏面のメッキ下地層で
あるメタライズ層１１１ａとの接着強度をＮi メッキ層
１１２ａにより向上することができる。
【００４３】実施例２．図２はこの発明の第２の実施例
による半導体パッケージの構造を示す図であり、図２
(a) はこの半導体パッケージを裏面側からみた斜視図、
図２(b) は半導体パッケージと実装基板との接合部分を
示す図、図２(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図２(b) の符号Ｃ2 で示す部
分の拡大図である。
による半導体パッケージの構造を示す図であり、図２
(a) はこの半導体パッケージを裏面側からみた斜視図、
図２(b) は半導体パッケージと実装基板との接合部分を
示す図、図２(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図２(b) の符号Ｃ2 で示す部
分の拡大図である。
【００４４】図において、図１と同一符号は、第１実施
例の半導体パッケージ１０１と同一部分を示しており、
１０２は本実施例の半導体パッケージで、ここでは、そ
のベース基板３の裏面には、全面にＷやＭｏＭｎ等の金
属ペーストの印刷，焼成によりメタライズ層１１１が形
成され、さらに該メタライズ層１１１上にＮi メッキ層
１１２が全面に形成されている。そして、上記Ｎi メッ
キ層１１２上に、上記第１の実施例と同一構造のＡu メ
ッキ層からなる半田付用金属膜１１０が形成されてお
り、該半田付用金属膜１１０のスリット１１０ｂ内に
は、上記Ｎｉメッキ１１２が露出している。
例の半導体パッケージ１０１と同一部分を示しており、
１０２は本実施例の半導体パッケージで、ここでは、そ
のベース基板３の裏面には、全面にＷやＭｏＭｎ等の金
属ペーストの印刷，焼成によりメタライズ層１１１が形
成され、さらに該メタライズ層１１１上にＮi メッキ層
１１２が全面に形成されている。そして、上記Ｎi メッ
キ層１１２上に、上記第１の実施例と同一構造のＡu メ
ッキ層からなる半田付用金属膜１１０が形成されてお
り、該半田付用金属膜１１０のスリット１１０ｂ内に
は、上記Ｎｉメッキ１１２が露出している。
【００４５】このような構成の本発明の第２の実施例に
おいても、上記半田付用金属膜としてのＡu メッキ層１
１０のスリット部１１０ｂでは、半田とのなじみが悪い
Ｎiメッキ層１１２が露出しているため、上記第１の実
施例と同様、パッケージの実装時に、溶融半田がパッケ
ージ側縁側から内部側に引き込まれるのを、上記スリッ
ト部１１０ｂにて堰き止めることができ、パッケージ側
面部分に、実装状態の判定を行うための半田フィレット
９を確実に形成することが可能となる。
おいても、上記半田付用金属膜としてのＡu メッキ層１
１０のスリット部１１０ｂでは、半田とのなじみが悪い
Ｎiメッキ層１１２が露出しているため、上記第１の実
施例と同様、パッケージの実装時に、溶融半田がパッケ
ージ側縁側から内部側に引き込まれるのを、上記スリッ
ト部１１０ｂにて堰き止めることができ、パッケージ側
面部分に、実装状態の判定を行うための半田フィレット
９を確実に形成することが可能となる。
【００４６】なお、上記第２の実施例では、上記半田付
用金属膜１１０のスリット１１０ｂ内にＮi メッキ層１
１２が露出するようにしたが、これはＮi メッキ層１１
２をその上に形成されたＡu メッキ層１１０の平面形状
と同一の平面形状を持つよう選択的なメッキにより形成
し、上記スリット部１１０ｂ内にメタライズ層１１１が
露出するようにしてもよい。
用金属膜１１０のスリット１１０ｂ内にＮi メッキ層１
１２が露出するようにしたが、これはＮi メッキ層１１
２をその上に形成されたＡu メッキ層１１０の平面形状
と同一の平面形状を持つよう選択的なメッキにより形成
し、上記スリット部１１０ｂ内にメタライズ層１１１が
露出するようにしてもよい。
【００４７】実施例３．図３はこの発明の第３の実施例
による半導体パッケージの構造を示す図であり、図３
(a) はこの半導体パッケージを裏面側からみた斜視図、
図３(b) は半導体パッケージと実装基板との接合部分を
示す図、図３(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図３(b) の符号Ｃ3 で示す部
分の拡大図である。
による半導体パッケージの構造を示す図であり、図３
(a) はこの半導体パッケージを裏面側からみた斜視図、
図３(b) は半導体パッケージと実装基板との接合部分を
示す図、図３(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図３(b) の符号Ｃ3 で示す部
分の拡大図である。
【００４８】図において、図２と同一符号は、第２実施
例の半導体パッケージ１０２と同一部分を示しており、
１０３は本実施例の半導体パッケージで、ここでは、そ
のベース基板３の裏面全面には、上記第２の実施例と同
様、メタライズ層１１１，Ｎi メッキ層１１２及びＡu
メッキ層からなる半田付用金属膜１１０が形成されてい
る。そして本実施例では、上記半田付用金属膜１１０の
スリット部１１０ｂ内に、Ｎi メッキ層１１２の表面を
覆うようアルミナ層１１が形成されている。
例の半導体パッケージ１０２と同一部分を示しており、
１０３は本実施例の半導体パッケージで、ここでは、そ
のベース基板３の裏面全面には、上記第２の実施例と同
様、メタライズ層１１１，Ｎi メッキ層１１２及びＡu
メッキ層からなる半田付用金属膜１１０が形成されてい
る。そして本実施例では、上記半田付用金属膜１１０の
スリット部１１０ｂ内に、Ｎi メッキ層１１２の表面を
覆うようアルミナ層１１が形成されている。
【００４９】このような構成の本発明の第３の実施例に
おいても、上記Ａu メッキ層１１０のスリット１１０ａ
部分には、半田とのなじみが悪いアルミナ層１１が露出
することとなり、パッケージの実装時に、溶融半田がパ
ッケージ側縁側から内部側に引き込まれるのを、上記ス
リット部１１０ｂにより阻止することができ、パッケー
ジ側面部分に半田フィレット９を確実に形成することが
可能となる。
おいても、上記Ａu メッキ層１１０のスリット１１０ａ
部分には、半田とのなじみが悪いアルミナ層１１が露出
することとなり、パッケージの実装時に、溶融半田がパ
ッケージ側縁側から内部側に引き込まれるのを、上記ス
リット部１１０ｂにより阻止することができ、パッケー
ジ側面部分に半田フィレット９を確実に形成することが
可能となる。
【００５０】また、上記セラミック材料からなるコーテ
ィング膜１１が、上記Ｎi メッキ層及びＡu メッキ層の
選択メッキにより成長する際の選択メッキマスクとな
り、選択メッキマスクを別途形成する必要がなくなり、
部品，つまりベース基板３の製造コストを低減すること
ができる効果もある。
ィング膜１１が、上記Ｎi メッキ層及びＡu メッキ層の
選択メッキにより成長する際の選択メッキマスクとな
り、選択メッキマスクを別途形成する必要がなくなり、
部品，つまりベース基板３の製造コストを低減すること
ができる効果もある。
【００５１】実施例４．図４はこの発明の第４の実施例
による半導体パッケージを裏面側からみた斜視図であ
り、図において図１と同一符号は第１の実施例の半導体
パッケージ１０１と同一部分を示しており、１０４はそ
の裏面側に半田付用金属膜１４０を有する半導体パッケ
ージで、上記半田付用金属膜１４０は、第１実施例にお
けるＡu メッキ層からなる半田付用金属膜１１０の平面
パターンを、Ａu メッキ部分とＡu非メッキ部分とが交
互に配列されたストライプ形状とし、その下側のＮi メ
ッキ層及びメタライズ層も、上記Ａu メッキ層１４０と
同一の平面パターンとしたものであり、上記半田付用金
属膜１４０は、第１実施例と同様、外部リード５が配置
されていないパッケージ側面に隣接して位置する所定幅
のメッキ部分（金属膜残存部分）１４０ａを有し、該金
属膜残存部１４０ａの内側の、これに沿って位置する部
分が、所定幅のＡu 非メッキ部分（金属膜除去部）１４
０ｂとなっている。
による半導体パッケージを裏面側からみた斜視図であ
り、図において図１と同一符号は第１の実施例の半導体
パッケージ１０１と同一部分を示しており、１０４はそ
の裏面側に半田付用金属膜１４０を有する半導体パッケ
ージで、上記半田付用金属膜１４０は、第１実施例にお
けるＡu メッキ層からなる半田付用金属膜１１０の平面
パターンを、Ａu メッキ部分とＡu非メッキ部分とが交
互に配列されたストライプ形状とし、その下側のＮi メ
ッキ層及びメタライズ層も、上記Ａu メッキ層１４０と
同一の平面パターンとしたものであり、上記半田付用金
属膜１４０は、第１実施例と同様、外部リード５が配置
されていないパッケージ側面に隣接して位置する所定幅
のメッキ部分（金属膜残存部分）１４０ａを有し、該金
属膜残存部１４０ａの内側の、これに沿って位置する部
分が、所定幅のＡu 非メッキ部分（金属膜除去部）１４
０ｂとなっている。
【００５２】このような構成の第４の実施例において
は、半田とのなじみのよいＡu メッキ部分と、セラミッ
クが露出する、半田とのなじみの悪いＡu 非メッキ部分
とが交互に配列されているため、上記各実施例に比べ
て、パッケージの実装時に溶融半田がパッケージ側縁側
から内部側に引き込まれるのをより効果的に阻止するこ
とができる効果がある。
は、半田とのなじみのよいＡu メッキ部分と、セラミッ
クが露出する、半田とのなじみの悪いＡu 非メッキ部分
とが交互に配列されているため、上記各実施例に比べ
て、パッケージの実装時に溶融半田がパッケージ側縁側
から内部側に引き込まれるのをより効果的に阻止するこ
とができる効果がある。
【００５３】実施例５．図５はこの発明の第５の実施例
による半導体パッケージを裏面側からみた斜視図であ
り、図において図１と同一符号は、上記第１実施例の半
導体パッケージ１０１と同一部分を示しており、１０５
は、その裏面側に半田付用金属膜１５０を有する本実施
例の半導体パッケージで、上記半田付用金属膜１５０
は、第１実施例におけるＡu メッキ層を、外部リード５
が配置されていないパッケージ側面に隣接して位置する
所定幅のメッキ部分（金属膜残存部分）１５０ａに加え
て、チップ搭載部に対応する部分に放熱用メッキ部分
（金属膜残存部分）１５０ｃを有する形状とし、その下
側のＮi メッキ層及びメタライズ層も、上記Ａu メッキ
層（半田付用金属膜）と同一の平面形状としたものであ
る。また上記半田付用金属膜１５０の、金属膜残存部１
５０ａの内側にこれに沿って位置する部分は、所定幅の
Ａu 非メッキ部分（金属膜除去部）１５０ｂとなってい
る。
による半導体パッケージを裏面側からみた斜視図であ
り、図において図１と同一符号は、上記第１実施例の半
導体パッケージ１０１と同一部分を示しており、１０５
は、その裏面側に半田付用金属膜１５０を有する本実施
例の半導体パッケージで、上記半田付用金属膜１５０
は、第１実施例におけるＡu メッキ層を、外部リード５
が配置されていないパッケージ側面に隣接して位置する
所定幅のメッキ部分（金属膜残存部分）１５０ａに加え
て、チップ搭載部に対応する部分に放熱用メッキ部分
（金属膜残存部分）１５０ｃを有する形状とし、その下
側のＮi メッキ層及びメタライズ層も、上記Ａu メッキ
層（半田付用金属膜）と同一の平面形状としたものであ
る。また上記半田付用金属膜１５０の、金属膜残存部１
５０ａの内側にこれに沿って位置する部分は、所定幅の
Ａu 非メッキ部分（金属膜除去部）１５０ｂとなってい
る。
【００５４】このような構成の第５の実施例では、上記
半田付用金属膜１５０を、パッケージ筺体裏面の両側に
位置する金属膜残存部１５０ａに加えて、上記パッケー
ジ裏面の、チップ搭載部に対応する部分に形成され、チ
ップで発生した熱を放熱する放熱用金属膜残部１５０ｃ
を有する構造としたので、チップからの放熱性を損なう
ことなく、上記第１実施例と同様、パッケージの実装
時、半田フィレットをパッケージ側面に確実に形成でき
る。
半田付用金属膜１５０を、パッケージ筺体裏面の両側に
位置する金属膜残存部１５０ａに加えて、上記パッケー
ジ裏面の、チップ搭載部に対応する部分に形成され、チ
ップで発生した熱を放熱する放熱用金属膜残部１５０ｃ
を有する構造としたので、チップからの放熱性を損なう
ことなく、上記第１実施例と同様、パッケージの実装
時、半田フィレットをパッケージ側面に確実に形成でき
る。
【００５５】実施例６．図６はこの発明の第６の実施例
による半導体パッケージの構造を示す図であり、図６
(a) はこの半導体パッケージの外観を示す斜視図、図６
(b) は半導体パッケージの裏面側からみた斜視図であ
り、図７は、上記半導体パッケージを個々の部品に分解
した状態を示す斜視図である。
による半導体パッケージの構造を示す図であり、図６
(a) はこの半導体パッケージの外観を示す斜視図、図６
(b) は半導体パッケージの裏面側からみた斜視図であ
り、図７は、上記半導体パッケージを個々の部品に分解
した状態を示す斜視図である。
【００５６】図において、図１と同一符号は第１実施例
の半導体パッケージ１０１と同一部分を示しており、１
０６は本実施例の半導体パッケージで、これは、上記第
１実施例の半導体パッケージ１０１の外部リード５に代
えて、接続用導体層を用いたものである。
の半導体パッケージ１０１と同一部分を示しており、１
０６は本実施例の半導体パッケージで、これは、上記第
１実施例の半導体パッケージ１０１の外部リード５に代
えて、接続用導体層を用いたものである。
【００５７】すなわち、上記パッケージ１０６のベース
基板３の相対向する両側面には接続用側面導体層３ｄ
が、またこれにつながるよう上記ベース基板３の裏面に
は、接続用裏面導体層３ｅが形成されている。また該ベ
ース基板３上に配置される第１のセラミック枠体２０の
側面には、その表面側の接続用導体層２０ａ及び上記ベ
ース基板側面の接続用導体層３ｄにつながるよう側面導
体層２０ｃが形成されており、上記導体層２０ａ，２０
ｃ、３ｄ，３ｅは電気的に接続されている。
基板３の相対向する両側面には接続用側面導体層３ｄ
が、またこれにつながるよう上記ベース基板３の裏面に
は、接続用裏面導体層３ｅが形成されている。また該ベ
ース基板３上に配置される第１のセラミック枠体２０の
側面には、その表面側の接続用導体層２０ａ及び上記ベ
ース基板側面の接続用導体層３ｄにつながるよう側面導
体層２０ｃが形成されており、上記導体層２０ａ，２０
ｃ、３ｄ，３ｅは電気的に接続されている。
【００５８】このような構成の第６の実施例では、外部
リード５に代えて、第１のセラミック枠体２０の表面側
周縁部からその側面、及びベース基板３の側面を介して
その裏面側周縁部まで延びるよう、上記接続導体層２０
ａ，２０ｃ、３ｄ，３ｅからなる外部接続導体層を形成
したので、外部接続部材として外部リードを有するもの
に比べて、半導体パッケージの小型化を図ることができ
る。
リード５に代えて、第１のセラミック枠体２０の表面側
周縁部からその側面、及びベース基板３の側面を介して
その裏面側周縁部まで延びるよう、上記接続導体層２０
ａ，２０ｃ、３ｄ，３ｅからなる外部接続導体層を形成
したので、外部接続部材として外部リードを有するもの
に比べて、半導体パッケージの小型化を図ることができ
る。
【００５９】実施例７．図８はこの発明の第７の実施例
による半導体パッケージの構造を示す図であり、図８
(a) はこの半導体パッケージを裏面側からみた斜視図、
図８(b) は半導体パッケージと実装基板との接合部分を
示す図、図８(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図８(b) の符号Ｃ8 で示す部
分の拡大図である。
による半導体パッケージの構造を示す図であり、図８
(a) はこの半導体パッケージを裏面側からみた斜視図、
図８(b) は半導体パッケージと実装基板との接合部分を
示す図、図８(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図８(b) の符号Ｃ8 で示す部
分の拡大図である。
【００６０】図において図１と同一符号は同一又は相当
する部分を示しており、１０７は本実施例の半導体パッ
ケージであり、これは、第１実施例の半導体パッケージ
におけるセラミック製ベース基板に代えて、Ｃu ，Ｃu-
Ｗ，Ｆe-Ｎi-Ｃo 等からなる金属製ベース基板１３を用
いたものであり、該ベース基板１３の裏面には、全面に
Ｎi メッキ層１１２が形成され、その上にはＡu メッキ
層からなる半田付用金属膜１７０が形成されている。こ
の半田付用金属膜１７０は、外部リード５が配置されて
いないパッケージ側面に隣接して位置する所定幅のメッ
キ部分（金属膜残存部分）１７０ａを有し、該金属膜残
存部１７０ａの内側にこれに沿って位置する部分は、所
定幅のＡu 非メッキ部分（金属膜除去部）１７０ｂとな
っている。
する部分を示しており、１０７は本実施例の半導体パッ
ケージであり、これは、第１実施例の半導体パッケージ
におけるセラミック製ベース基板に代えて、Ｃu ，Ｃu-
Ｗ，Ｆe-Ｎi-Ｃo 等からなる金属製ベース基板１３を用
いたものであり、該ベース基板１３の裏面には、全面に
Ｎi メッキ層１１２が形成され、その上にはＡu メッキ
層からなる半田付用金属膜１７０が形成されている。こ
の半田付用金属膜１７０は、外部リード５が配置されて
いないパッケージ側面に隣接して位置する所定幅のメッ
キ部分（金属膜残存部分）１７０ａを有し、該金属膜残
存部１７０ａの内側にこれに沿って位置する部分は、所
定幅のＡu 非メッキ部分（金属膜除去部）１７０ｂとな
っている。
【００６１】このような構成の第７の実施例では、半導
体パッケージ１０７の、半導体チップを載置するベース
基板１３を金属材料により構成したので、上記第１〜第
６の実施例のようにベース基板を絶縁性材料により構成
しているものに比べて、上記ベース基板の表面及び裏面
に、半導体チップのアースを外部との間でとるための導
体層を形成したり、また上記ベース基板にこれらの導体
層を接続するスルーホールを形成したりする必要がなく
なり、部品，つまりベース基板の加工作業を削減するこ
とができる効果がある。
体パッケージ１０７の、半導体チップを載置するベース
基板１３を金属材料により構成したので、上記第１〜第
６の実施例のようにベース基板を絶縁性材料により構成
しているものに比べて、上記ベース基板の表面及び裏面
に、半導体チップのアースを外部との間でとるための導
体層を形成したり、また上記ベース基板にこれらの導体
層を接続するスルーホールを形成したりする必要がなく
なり、部品，つまりベース基板の加工作業を削減するこ
とができる効果がある。
【００６２】また、上記パッケージ筺体を構成する金属
製ベース基板の裏面上に、Ｎi メッキ層１１２を介して
Ａu メッキ層１７０を半田付用金属膜として形成してい
るため、上記Ａu メッキ層１７０とパッケージ裏面との
接着強度をＮi メッキ層１１２により向上することがで
きる。
製ベース基板の裏面上に、Ｎi メッキ層１１２を介して
Ａu メッキ層１７０を半田付用金属膜として形成してい
るため、上記Ａu メッキ層１７０とパッケージ裏面との
接着強度をＮi メッキ層１１２により向上することがで
きる。
【００６３】実施例８．図９はこの発明の第８の実施例
による半導体パッケージの構造を示す図であり、図９
(a) はこの半導体パッケージを裏面側からみた斜視図、
図９(b) は半導体パッケージと実装基板との接合部分を
示す図、図９(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図９(b) の符号Ｃ9 で示す部
分の拡大図である。
による半導体パッケージの構造を示す図であり、図９
(a) はこの半導体パッケージを裏面側からみた斜視図、
図９(b) は半導体パッケージと実装基板との接合部分を
示す図、図９(c) は上記半導体パッケージの裏面に形成
された半田付用金属膜の、図９(b) の符号Ｃ9 で示す部
分の拡大図である。
【００６４】図において、図８と同一符号は同一又は相
当する部分を示しており、１０８は本実施例の半導体パ
ッケージで、ここでは、そのベース基板３の裏面全面に
は、上記第７の実施例と同様、Ｎi メッキ層１１２及び
Ａu メッキ層（半田付用金属膜）１７０が形成されてい
る。そして本実施例では、上記半田付用金属膜１７０の
スリット１７０ｂ内に、Ｎi メッキ層１１２の表面を覆
うようアルミナ層１１が形成されている。
当する部分を示しており、１０８は本実施例の半導体パ
ッケージで、ここでは、そのベース基板３の裏面全面に
は、上記第７の実施例と同様、Ｎi メッキ層１１２及び
Ａu メッキ層（半田付用金属膜）１７０が形成されてい
る。そして本実施例では、上記半田付用金属膜１７０の
スリット１７０ｂ内に、Ｎi メッキ層１１２の表面を覆
うようアルミナ層１１が形成されている。
【００６５】このような構成の本発明の第８の実施例に
おいても、上記Ａu メッキ層１７０のスリット１７０ｂ
部分には、半田とのなじみが悪いアルミナ層１１が露出
することとなり、パッケージの実装時に、溶融半田がパ
ッケージ側縁側から内部側に引き込まれるのを、上記ス
リット部１７０ｂにより阻止することができ、パッケー
ジ側面部分に半田フィレット９を確実に形成することが
可能となる。
おいても、上記Ａu メッキ層１７０のスリット１７０ｂ
部分には、半田とのなじみが悪いアルミナ層１１が露出
することとなり、パッケージの実装時に、溶融半田がパ
ッケージ側縁側から内部側に引き込まれるのを、上記ス
リット部１７０ｂにより阻止することができ、パッケー
ジ側面部分に半田フィレット９を確実に形成することが
可能となる。
【００６６】また、上記パッケージ裏面の、上記Ｎi メ
ッキ非成長部（スリット部）１７０ｂ内に露出する部分
を、セラミック材料によりコーティングしたので、この
セラミック材料からなるコーティング膜１１が、上記Ｎ
i メッキ層１１２及びＡu メッキ層１７０を選択メッキ
により成長する際の選択メッキマスクとなり、選択メッ
キマスクを別途形成する必要がなくなり、部品，つまり
ベース基板の製造コストを低減することができる。
ッキ非成長部（スリット部）１７０ｂ内に露出する部分
を、セラミック材料によりコーティングしたので、この
セラミック材料からなるコーティング膜１１が、上記Ｎ
i メッキ層１１２及びＡu メッキ層１７０を選択メッキ
により成長する際の選択メッキマスクとなり、選択メッ
キマスクを別途形成する必要がなくなり、部品，つまり
ベース基板の製造コストを低減することができる。
【００６７】
【発明の効果】以上のようにこの発明に係る半導体パッ
ケージによれば、半導体チップを収容する、該半導体チ
ップの外部との電気的な接続をとるための外部接続部材
を有するパッケージ筺体の裏面上に、半田とのぬれ性の
よい金属材料により、該筺体の裏面と実装基板のメタラ
イズ部とを半田付けするための半田付用金属膜を形成
し、上記半田付用金属膜を、そのパターニングにより、
外部接続部材が配置されていないパッケージ筺体側面に
隣接して位置する所定幅の金属膜残存部と、該金属膜残
存部の内側にこれに沿って位置する所定幅の金属膜除去
部とを有する形状としたので、実装基板上のメタライズ
部とパッケージ筺体裏面の半田付用金属膜とを半田によ
り固着する際、その加熱溶融により、パッケージ筺体裏
面を伝ってその周辺部から内側に引き込まれようとする
半田を、上記半田付用金属膜を選択的に除去した金属膜
除去部により堰き止めることができ、これによりパッケ
ージ筺体の裏面導体層と実装基板の半田ランドとの接着
状態の良否に応じて、上記パッケージ筺体の、外部接続
部材が配置されていない側面上に半田フィレットが確実
に形成されることとなり、パッケージと実装基板との接
着状態を常に該半田フィレットの有無による判定するこ
とができるという効果がある。
ケージによれば、半導体チップを収容する、該半導体チ
ップの外部との電気的な接続をとるための外部接続部材
を有するパッケージ筺体の裏面上に、半田とのぬれ性の
よい金属材料により、該筺体の裏面と実装基板のメタラ
イズ部とを半田付けするための半田付用金属膜を形成
し、上記半田付用金属膜を、そのパターニングにより、
外部接続部材が配置されていないパッケージ筺体側面に
隣接して位置する所定幅の金属膜残存部と、該金属膜残
存部の内側にこれに沿って位置する所定幅の金属膜除去
部とを有する形状としたので、実装基板上のメタライズ
部とパッケージ筺体裏面の半田付用金属膜とを半田によ
り固着する際、その加熱溶融により、パッケージ筺体裏
面を伝ってその周辺部から内側に引き込まれようとする
半田を、上記半田付用金属膜を選択的に除去した金属膜
除去部により堰き止めることができ、これによりパッケ
ージ筺体の裏面導体層と実装基板の半田ランドとの接着
状態の良否に応じて、上記パッケージ筺体の、外部接続
部材が配置されていない側面上に半田フィレットが確実
に形成されることとなり、パッケージと実装基板との接
着状態を常に該半田フィレットの有無による判定するこ
とができるという効果がある。
【００６８】またこの発明によれば、上記パッケージ筺
体裏面上にメタライズ層及びＮi メッキ層を順次形成
し、該Ｎi メッキ層上に選択メッキによりＡu メッキ層
を上記半田付用金属膜として形成したので、上記半田フ
ィレットが確実に形成されるようにできるだけでなく、
半田付用金属膜としてのＡu メッキ層とパッケージ筺体
裏面のメッキ下地層であるメタライズ層との接着強度を
Ｎi メッキ層により向上することができる効果がある。
体裏面上にメタライズ層及びＮi メッキ層を順次形成
し、該Ｎi メッキ層上に選択メッキによりＡu メッキ層
を上記半田付用金属膜として形成したので、上記半田フ
ィレットが確実に形成されるようにできるだけでなく、
半田付用金属膜としてのＡu メッキ層とパッケージ筺体
裏面のメッキ下地層であるメタライズ層との接着強度を
Ｎi メッキ層により向上することができる効果がある。
【００６９】またこの発明によれば、上記Ｎi メッキ層
を、半田付用金属膜としてのＡu メッキ層と同一の平面
パターンとなるよう形成したので、パッケージの実装
時、その加熱溶融により、パッケージ筺体周辺部からパ
ッケージ筺体内側に引き込まれようとする半田を、上記
半田付用金属膜としてのＡu メッキ層及びその下側のＮ
i メッキ層を選択的に除去した金属膜除去部により堰き
止めることができ、上記と同様、パッケージと実装基板
との半田による接着状態を半田フィレットの有無による
目視判定が常に可能となり、また上記半田付用金属膜と
してのＡu メッキ層とパッケージ筺体裏面のメッキ下地
層であるメタライズ層との接着強度をＮiメッキ層によ
り向上することができる効果がある。
を、半田付用金属膜としてのＡu メッキ層と同一の平面
パターンとなるよう形成したので、パッケージの実装
時、その加熱溶融により、パッケージ筺体周辺部からパ
ッケージ筺体内側に引き込まれようとする半田を、上記
半田付用金属膜としてのＡu メッキ層及びその下側のＮ
i メッキ層を選択的に除去した金属膜除去部により堰き
止めることができ、上記と同様、パッケージと実装基板
との半田による接着状態を半田フィレットの有無による
目視判定が常に可能となり、また上記半田付用金属膜と
してのＡu メッキ層とパッケージ筺体裏面のメッキ下地
層であるメタライズ層との接着強度をＮiメッキ層によ
り向上することができる効果がある。
【００７０】この発明によれば、上記パッケージ筺体裏
面に形成されたメタライズ層の、上記半田付用金属膜の
金属膜除去部に露出する部分を、セラミック材料により
コーティングしたので、上記と同様半田フィレットを確
実に形成できるだけでなく、このセラミック材料からな
るコーティング膜が、上記Ｎi メッキ層及びＡu メッキ
層の選択メッキにより成長する際の選択メッキマスクと
なり、選択メッキマスクを別途形成する必要がなくな
り、部品の製造コストを低減することができる効果があ
る。
面に形成されたメタライズ層の、上記半田付用金属膜の
金属膜除去部に露出する部分を、セラミック材料により
コーティングしたので、上記と同様半田フィレットを確
実に形成できるだけでなく、このセラミック材料からな
るコーティング膜が、上記Ｎi メッキ層及びＡu メッキ
層の選択メッキにより成長する際の選択メッキマスクと
なり、選択メッキマスクを別途形成する必要がなくな
り、部品の製造コストを低減することができる効果があ
る。
【００７１】この発明によれば、上記半田付用金属膜
を、パッケージ筺体裏面の両側に位置する金属膜残部に
加えて、上記パッケージ筺体裏面の、チップ搭載部に対
応する部分に形成され、チップで発生した熱を放熱する
放熱用金属膜残部を有する構造としたので、チップから
の放熱性を損なうことなく、上記と同様、パッケージの
実装時に半田フィレットを確実に形成できることとな
る。
を、パッケージ筺体裏面の両側に位置する金属膜残部に
加えて、上記パッケージ筺体裏面の、チップ搭載部に対
応する部分に形成され、チップで発生した熱を放熱する
放熱用金属膜残部を有する構造としたので、チップから
の放熱性を損なうことなく、上記と同様、パッケージの
実装時に半田フィレットを確実に形成できることとな
る。
【００７２】この発明によれば、上記外部接続部材とし
て、上記パッケージ筺体の表面側周縁部からその側面を
介してその裏面側周縁部まで延びる外部接続用導体層を
備えたので、外部接続部材として外部リードを有するも
のに比べて、半導体パッケージの小型化を図ることがで
きる効果がある。
て、上記パッケージ筺体の表面側周縁部からその側面を
介してその裏面側周縁部まで延びる外部接続用導体層を
備えたので、外部接続部材として外部リードを有するも
のに比べて、半導体パッケージの小型化を図ることがで
きる効果がある。
【００７３】この発明によれば、上記パッケージ筺体
の、半導体チップを載置するベース基板を、金属材料に
より構成したので、上記ベース基板の表面及び裏面に、
半導体チップのアースを外部と接続するための導体層を
形成したり、また上記ベース基板にこれらの導体層を接
続するスルーホールを形成したりする必要がなくなり、
部品の加工作業を削減することができる効果がある。
の、半導体チップを載置するベース基板を、金属材料に
より構成したので、上記ベース基板の表面及び裏面に、
半導体チップのアースを外部と接続するための導体層を
形成したり、また上記ベース基板にこれらの導体層を接
続するスルーホールを形成したりする必要がなくなり、
部品の加工作業を削減することができる効果がある。
【００７４】この発明によれば、上記パッケージ筺体を
構成する金属性ベース基板の裏面上に形成されたＮi メ
ッキ層を備え、上記半田付用金属膜として、該Ｎi メッ
キ層上に選択メッキによりＡu メッキ層を形成したの
で、上記と同様、パッケージの実装時には、半田フィレ
ットを確実に形成できることとなり、また上記半田付用
金属膜としてのＡu メッキ層とパッケージ筺体裏面との
接着強度をＮi メッキ層により向上することができる効
果がある。
構成する金属性ベース基板の裏面上に形成されたＮi メ
ッキ層を備え、上記半田付用金属膜として、該Ｎi メッ
キ層上に選択メッキによりＡu メッキ層を形成したの
で、上記と同様、パッケージの実装時には、半田フィレ
ットを確実に形成できることとなり、また上記半田付用
金属膜としてのＡu メッキ層とパッケージ筺体裏面との
接着強度をＮi メッキ層により向上することができる効
果がある。
【００７５】またこの発明によれば、上記パッケージ筺
体裏面の、上記Ｎi メッキ非成長部に露出する部分を、
セラミック材料によりコーティングしたので、パッケー
ジの実装時上記半田フィレットを確実に形成できるだけ
でなく、このセラミック材料からなるコーティング膜
が、上記Ｎi メッキ層及びＡu メッキ層の選択メッキに
より成長する際の選択メッキマスクとなり、選択メッキ
マスクを別途形成する必要がなくなり、部品の製造コス
トを低減することができる効果がある。
体裏面の、上記Ｎi メッキ非成長部に露出する部分を、
セラミック材料によりコーティングしたので、パッケー
ジの実装時上記半田フィレットを確実に形成できるだけ
でなく、このセラミック材料からなるコーティング膜
が、上記Ｎi メッキ層及びＡu メッキ層の選択メッキに
より成長する際の選択メッキマスクとなり、選択メッキ
マスクを別途形成する必要がなくなり、部品の製造コス
トを低減することができる効果がある。
【００７６】以上のように、この発明によれば、パッケ
ージを実装基板へ半田接着する際、半田がパッケージ裏
面中央部へ引き込まれることが防止でき、品質確認用フ
ィレットを確実に作れるという効果がある。
ージを実装基板へ半田接着する際、半田がパッケージ裏
面中央部へ引き込まれることが防止でき、品質確認用フ
ィレットを確実に作れるという効果がある。
【図１】本発明の第１の実施例による半導体パッケージ
の裏面側の構造及び断面構造を示す図である。
の裏面側の構造及び断面構造を示す図である。
【図２】本発明の第２の実施例による半導体パッケージ
の裏面側の構造及び断面構造を示す図である。
の裏面側の構造及び断面構造を示す図である。
【図３】本発明の第３の実施例による半導体パッケージ
の裏面側の構造及び断面構造を示す図である。
の裏面側の構造及び断面構造を示す図である。
【図４】本発明の第４の実施例による半導体パッケージ
の裏面側の構造を示す斜視図である。
の裏面側の構造を示す斜視図である。
【図５】本発明の第５の実施例による半導体パッケージ
の裏面側の構造を示す斜視図である。
の裏面側の構造を示す斜視図である。
【図６】本発明の第６の実施例による半導体パッケージ
の表面側及び裏面側の構造を示す図である。
の表面側及び裏面側の構造を示す図である。
【図７】上記第７の実施例による半導体パッケージを個
々の部品に分解した状態を示す図である。
々の部品に分解した状態を示す図である。
【図８】本発明の第７の実施例による半導体パッケージ
の裏面側の構造及び断面構造を示す図である。
の裏面側の構造及び断面構造を示す図である。
【図９】本発明の第８の実施例による半導体パッケージ
の裏面側の構造及び断面構造を示す図である。
の裏面側の構造及び断面構造を示す図である。
【図１０】従来の半導体パッケージの外観及び断面構造
を示す図である。
を示す図である。
【図１１】従来の半導体パッケージの内部の構造、該パ
ッケージ裏面の半田付用金属膜の構造、及び該半導体パ
ッケージの実装基板の構造を示す図である。
ッケージ裏面の半田付用金属膜の構造、及び該半導体パ
ッケージの実装基板の構造を示す図である。
【図１２】従来の半導体パッケージを個々の部品に分解
した状態を示す斜視図である。
した状態を示す斜視図である。
【図１３】従来の半導体パッケージの裏面側の構造を示
すとともに、実装時における問題点を説明するための図
である。
すとともに、実装時における問題点を説明するための図
である。
１ プリント基板（実装基板） ２ 半田付ランド ３ セラミックベース基板 ３ａ 表面側接地導体層 ３ｃ 側面導体層 ３ｄ 側面接続導体層 ３ｅ 裏面接続導体層 ４ パッケージ蓋部材 ５ 外部リード ６ パッケージ固着用半田 ６ａ 外部リード固着用半田 ９ 半田フィレット １０ Ｎｉまたはメタライズ １１ アルミナコート １３ 金属ベース基板 ２０ 第１のセラミック枠体 ２０ａ 表面接続導体層 ２０ｂ 側面接続導体層 ２１ 第２のセラミック枠体 ２１ａ 半田接合用金属膜 ２２ スルーホール ２５ 配線層 ２９ 半導体チップ ３３ 蓋固定用半田 １０１〜１０７ 半導体パッケージ １１０，１４０，１５０，１７０ 半田付用金属膜 １１０ａ，１４０ａ，１５０ａ，１７０ａ 金属膜残存
部 １１０ｂ，１４０ｂ，１５０ｂ，１７０ｂ 金属膜除去
部（スリット） １１１，１１１ａ メタライズ層 １１２，１１２ａ Ｎi メッキ層 １１３，１１３ａ Ａu メッキ層
部 １１０ｂ，１４０ｂ，１５０ｂ，１７０ｂ 金属膜除去
部（スリット） １１１，１１１ａ メタライズ層 １１２，１１２ａ Ｎi メッキ層 １１３，１１３ａ Ａu メッキ層
Claims (15)
- 【請求項１】 半導体チップを収容して実装基板上に実
装するための半導体パッケージにおいて、 所定の側面側にのみ配置された、半導体チップの、パッ
ケージ外部との電気的接続をとるための複数の外部接続
部材を有し、上記半導体チップを収容するパッケージ筺
体と、 該パッケージ筺体の開口を塞ぐパッケージ蓋部材とを備
え、 上記パッケージ筺体は、その裏面上に半田とのぬれ性の
よい金属材料により形成され、該筺体の裏面と実装基板
のメタライズ部とを半田付けするための所定パターンの
半田付用金属膜を有し、 上記半田付用金属膜は、外部接続部材が配置されていな
いパッケージ筺体側面に隣接して位置する所定幅の金属
膜残存部と、該金属膜残存部の内側にこれに沿って位置
する所定幅の金属膜除去部とを有するものであることを
特徴とする半導体パッケージ。 - 【請求項２】 請求項１記載の半導体パッケージにおい
て、 上記パッケージ筺体裏面上に金属ペーストの印刷，焼成
により所定のパターンに形成され、外部接続部材が配置
されていないパッケージ筺体側面に隣接して位置する所
定幅のペースト残存部と、該ペースト残存部の内側にこ
れに沿って位置する所定幅のペースト除去部とを有する
メタライズ層と、 上記メタライズ層上にのみ選択メッキにより形成された
Ｎi メッキ層とを備え、 上記半田付用金属膜は、上記Ｎi メッキ層上にのみ選択
メッキにより形成されたＡu メッキ層から構成されてい
ることを特徴とする半導体パッケージ。 - 【請求項３】 請求項１記載の半導体パッケージにおい
て、 上記パッケージ筺体は、 その表面上及び裏面上にそれぞれ形成された接地用導体
層と、該表面側及び裏面側の導体層を接続するスルーホ
ールとを有し、半導体チップを表面側導体層上に載置す
るベース基板と、 上記ベース基板上にそのチップの載置部を囲むよう取付
けられ、表面上に内側から外側に延びる複数の接続導体
層を有する第１の絶縁性枠体と、 上記絶縁性枠体上に取付けられ、その上面に金属膜を有
する第２の絶縁性枠体とを有し、 上記外部接続部材は、上記第１の絶縁性枠体の接続導体
層上に固着された外部リードであり、 上記パッケージ蓋部材は、上記第２の絶縁性枠体上に半
田により固着されていることを特徴とする半導体パッケ
ージ。 - 【請求項４】 請求項３記載の半導体パッケージにおい
て、 上記ベース基板は、ＡｌＮまたはＡｌ2 Ｏ3 により構成
されており、 上記第１及び第２の絶縁性枠体は、セラミック材料によ
り構成されており、 上記外部リードが固着される接続導体層は、上記第１の
絶縁性枠体上にパッケージ筺体の相対向する平行な側面
に沿って配列されていることを特徴とする半導体パッケ
ージ。 - 【請求項５】 請求項１記載の半導体パッケージにおい
て、 上記パッケージ筺体裏面上に形成されたメタライズ層
と、 該メタライズ層上に形成されたＮi メッキ層とを備え、 上記半田付用金属膜は、上記Ｎi メッキ層上に選択メッ
キにより形成されたＡu メッキ層から構成されているこ
とを特徴とする半導体パッケージ。 - 【請求項６】 請求項１記載の半導体パッケージにおい
て、 上記パッケージ筺体の裏面上全面に形成されたメタライ
ズ層と、 該メタライズ層上に所定のパターンを持つよう選択的に
形成されたＮi メッキ層とを備え、 該Ｎi メッキ層は、外部接続部材が配置されていないパ
ッケージ筺体側面に隣接して位置する所定幅のメッキ成
長部と、該メッキ成長部の内側にこれに沿って位置する
所定幅のメッキ非成長部とを有し、 上記半田付用金属膜は、該Ｎi メッキ層上にのみ選択メ
ッキにより形成されたＡu メッキ層から構成されている
ことを特徴とする半導体パッケージ。 - 【請求項７】 請求項６記載の半導体パッケージにおい
て、 上記パッケージ筺体裏面の、上記半田付用金属膜の金属
膜除去部に露出する部分を、セラミック材料によりコー
ティングしたことを特徴とする半導体パッケージ。 - 【請求項８】 請求項１記載の半導体パッケージにおい
て、 上記半田付用金属膜は、パッケージ筺体裏面の両側に位
置する金属膜除去部間に、上記金属膜残存部と平行なス
トライプ状の金属膜残存部を有するものであることを特
徴とする半導体パッケージ。 - 【請求項９】 請求項１記載の半導体パッケージにおい
て、 上記半田付用金属膜は、パッケージ筺体裏面の両側に位
置する金属膜残存部に加えて、上記パッケージ筺体裏面
の、チップ搭載部に対応する部分に形成され、チップで
発生した熱を放熱する放熱用の金属膜残存部を有するも
のであることを特徴とする半導体パッケージ。 - 【請求項１０】 請求項１記載の半導体パッケージにお
いて、 上記外部接続部材は、上記パッケージ筺体の表面側周縁
部からその側面を介してその裏面側周縁部まで延びる外
部接続用導体層であることを特徴とする半導体パッケー
ジ。 - 【請求項１１】 請求項１記載の半導体パッケージにお
いて、 上記パッケージ筺体は、 金属材料により構成された、半導体チップを載置するベ
ース基板と、 上記ベース基板上にそのチップの載置部を囲むよう取付
けられ、表面上に内側から外側に延びる複数の接続導体
層を有する第１の絶縁性枠体と、 上記絶縁性枠体上に取付けられ、その上面に金属膜を有
する第２の絶縁性枠体とを有し、 上記外部接続部材は、上記第１の絶縁性枠体の接続導体
層上に固着されており、 上記パッケージ蓋部材は、上記第２の絶縁性枠体上に半
田により固着されていることを特徴とする半導体パッケ
ージ。 - 【請求項１２】 請求項１１記載の半導体パッケージに
おいて、 上記ベース基板を構成する金属材料は、Ｃu ，Ｃu Ｗ合
金，あるいはＦe ＮiＣo 合金であることを特徴とする
半導体パッケージ。 - 【請求項１３】 請求項１２記載の半導体パッケージに
おいて、 上記パッケージ筺体を構成するベース基板の裏面上に形
成されたＮi メッキ層を備え、 上記半田付用金属膜は、該Ｎi メッキ層上に選択メッキ
により形成されたＡuメッキ層から構成されていること
を特徴とする半導体パッケージ。 - 【請求項１４】 請求項１３記載の半導体パッケージに
おいて、 上記パッケージ筺体の裏面上に選択メッキにより形成さ
れ、外部接続部材が配置されていないパッケージ筺体側
面に隣接して位置する所定幅のメッキ成長部と、該メッ
キ成長部の内側にこれに沿って位置する所定幅のメッキ
非成長部とを有するＮi メッキ層を備え、 上記半田付用金属膜は、該Ｎi メッキ層上にのみ選択メ
ッキにより形成されたＡu メッキ層から構成されている
ことを特徴とする半導体パッケージ。 - 【請求項１５】 請求項１４記載の半導体パッケージに
おいて、 上記パッケージ筺体裏面の、上記Ｎi メッキ非成長部に
露出する部分は、セラミック材料によりコーティングさ
れていることを特徴とする半導体パッケージ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30136493A JP3234374B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体パッケージ及びこのパッケージを備えた半導体装置 |
| US08/341,151 US5536907A (en) | 1993-12-01 | 1994-11-16 | Semiconductor package |
| EP94118303A EP0656741B1 (en) | 1993-12-01 | 1994-11-21 | Semiconductor package |
| DE69432168T DE69432168T2 (de) | 1993-12-01 | 1994-11-21 | Halbleitergehäuse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30136493A JP3234374B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体パッケージ及びこのパッケージを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153862A true JPH07153862A (ja) | 1995-06-16 |
| JP3234374B2 JP3234374B2 (ja) | 2001-12-04 |
Family
ID=17895984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30136493A Expired - Lifetime JP3234374B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体パッケージ及びこのパッケージを備えた半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5536907A (ja) |
| EP (1) | EP0656741B1 (ja) |
| JP (1) | JP3234374B2 (ja) |
| DE (1) | DE69432168T2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2006093472A (ja) * | 2004-09-24 | 2006-04-06 | Toshiba Corp | 回路基板 |
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| US6740959B2 (en) | 2001-08-01 | 2004-05-25 | International Business Machines Corporation | EMI shielding for semiconductor chip carriers |
| US9153520B2 (en) | 2011-11-14 | 2015-10-06 | Micron Technology, Inc. | Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods |
| WO2021117208A1 (ja) | 2019-12-13 | 2021-06-17 | 株式会社Ｆｕｊｉ | プラズマ装置 |
Family Cites Families (5)
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| JPS6079750A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | チツプキヤリヤ |
| JPS63284890A (ja) * | 1987-05-18 | 1988-11-22 | Hitachi Ltd | 電子部品の実装方法 |
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| JPH02148859A (ja) * | 1988-11-30 | 1990-06-07 | Nec Corp | 半導体装置 |
-
1993
- 1993-12-01 JP JP30136493A patent/JP3234374B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-16 US US08/341,151 patent/US5536907A/en not_active Expired - Lifetime
- 1994-11-21 DE DE69432168T patent/DE69432168T2/de not_active Expired - Lifetime
- 1994-11-21 EP EP94118303A patent/EP0656741B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69432168T2 (de) | 2003-12-11 |
| EP0656741A2 (en) | 1995-06-07 |
| EP0656741B1 (en) | 2003-02-26 |
| DE69432168D1 (de) | 2003-04-03 |
| JP3234374B2 (ja) | 2001-12-04 |
| US5536907A (en) | 1996-07-16 |
| EP0656741A3 (en) | 1996-08-28 |
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