JPH0715333A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH0715333A JPH0715333A JP18089693A JP18089693A JPH0715333A JP H0715333 A JPH0715333 A JP H0715333A JP 18089693 A JP18089693 A JP 18089693A JP 18089693 A JP18089693 A JP 18089693A JP H0715333 A JPH0715333 A JP H0715333A
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- emitter
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Abstract
(57)【要約】
【目的】 簡単な回路を追加するのみで、入力容量を増
大させることなく、微分直線性歪を低減可能なＡ／Ｄ変
換器を提供する。 【構成】 アナログ入力電圧ＶINが供給されるアナログ
入力側のエミッタフォロワ段１１1 〜１１255 、基準電
圧発生回路２３で発生される各々異なる値の基準電圧が
供給される基準電圧側エミッタフォロワ段１２1 〜１２
255 及び差動アンプ１３1 〜１３255 からなる２５５個
のコンパレータを有する並列比較型Ａ／Ｄ変換器におい
て、基準電圧側エミッタフォロワ段１２1 〜１２255 の
出力端を、２５５個のコンパレータ間において抵抗Ｒを
介して接続した構成とする。
大させることなく、微分直線性歪を低減可能なＡ／Ｄ変
換器を提供する。 【構成】 アナログ入力電圧ＶINが供給されるアナログ
入力側のエミッタフォロワ段１１1 〜１１255 、基準電
圧発生回路２３で発生される各々異なる値の基準電圧が
供給される基準電圧側エミッタフォロワ段１２1 〜１２
255 及び差動アンプ１３1 〜１３255 からなる２５５個
のコンパレータを有する並列比較型Ａ／Ｄ変換器におい
て、基準電圧側エミッタフォロワ段１２1 〜１２255 の
出力端を、２５５個のコンパレータ間において抵抗Ｒを
介して接続した構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、各々異なる電圧値の基
準電圧を比較電圧としてアナログ入力電圧と比較する複
数個のコンパレータを有するＡ／Ｄ変換器に関し、特に
各コンパレータの入力段にエミッタフォロワ回路を持つ
Ａ／Ｄ変換器に関する。
準電圧を比較電圧としてアナログ入力電圧と比較する複
数個のコンパレータを有するＡ／Ｄ変換器に関し、特に
各コンパレータの入力段にエミッタフォロワ回路を持つ
Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】各々異なる電圧値の比較電圧を有するコ
ンパレータを、ディジタル信号のビット数に対応した個
数だけ並べ、アナログ入力電圧と一致する比較電圧を一
括して判定する構成のいわゆるフラッシュＡ／Ｄ変換器
と称される並列比較型Ａ／Ｄ変換器等において、各コン
パレータの入力段には、出力インピーダンスが比較的大
きく、かつ電流利得を大きくとれるという特長を持つエ
ミッタフォロワ回路が一般的に用いられている。この並
列比較型Ａ／Ｄ変換器の構成の一例を図５に示す。同図
において、基準電圧発生回路５１は、一例としてディジ
タル信号が８ビットの場合には、例えばＧＮＤと負電源
ＶEEの各ライン間に直列に接続された２５６個の抵抗Ｒ
１〜Ｒ２５６によって構成され、抵抗分圧によって各抵
抗間の２５５個の接続点に互いに異なる電圧値の基準電
圧を発生する。
ンパレータを、ディジタル信号のビット数に対応した個
数だけ並べ、アナログ入力電圧と一致する比較電圧を一
括して判定する構成のいわゆるフラッシュＡ／Ｄ変換器
と称される並列比較型Ａ／Ｄ変換器等において、各コン
パレータの入力段には、出力インピーダンスが比較的大
きく、かつ電流利得を大きくとれるという特長を持つエ
ミッタフォロワ回路が一般的に用いられている。この並
列比較型Ａ／Ｄ変換器の構成の一例を図５に示す。同図
において、基準電圧発生回路５１は、一例としてディジ
タル信号が８ビットの場合には、例えばＧＮＤと負電源
ＶEEの各ライン間に直列に接続された２５６個の抵抗Ｒ
１〜Ｒ２５６によって構成され、抵抗分圧によって各抵
抗間の２５５個の接続点に互いに異なる電圧値の基準電
圧を発生する。
【０００３】これらの基準電圧は、比較回路５２の２５
５個のコンパレータＣＯＰ１，……の各比較電圧とな
る。２５５個のコンパレータＣＯＰ１，……には、アナ
ログ入力電圧ＶINが被比較電圧として共通に供給され
る。２５５個のコンパレータＣＯＰ１，……は、入力電
圧ＶINと一致する比較電圧を一括して判定する。コンパ
レータＣＯＰ１，……の各比較出力は、ゲート回路５３
を介してエンコーダ５４に供給され、８ビットのディジ
タル信号Ｄ１〜Ｄ８に変換されて出力される。この並列
比較型Ａ／Ｄ変換器におけるコンパレータの回路構成の
従来例を図６に示す。
５個のコンパレータＣＯＰ１，……の各比較電圧とな
る。２５５個のコンパレータＣＯＰ１，……には、アナ
ログ入力電圧ＶINが被比較電圧として共通に供給され
る。２５５個のコンパレータＣＯＰ１，……は、入力電
圧ＶINと一致する比較電圧を一括して判定する。コンパ
レータＣＯＰ１，……の各比較出力は、ゲート回路５３
を介してエンコーダ５４に供給され、８ビットのディジ
タル信号Ｄ１〜Ｄ８に変換されて出力される。この並列
比較型Ａ／Ｄ変換器におけるコンパレータの回路構成の
従来例を図６に示す。
【０００４】図６において、ＧＮＤとＶEE電源の各ライ
ン間には、アナログ入力電圧ＶINをベース入力とするエ
ミッタフォロワのＮＰＮトランジスタＱ６１、バイアス
電圧ＶBIASをベース入力とするＮＰＮトランジスタＱ６
２及び抵抗Ｒ６１が直列に接続されてアナログ入力側の
エミッタフォロワ段６１を構成している。ＧＮＤとＶEE
電源の各ライン間にはさらに、基準電圧ＶREF をベース
入力とするエミッタフォロワのＮＰＮトランジスタＱ６
３、バイアス電圧ＶBIASをベース入力とするＮＰＮトラ
ンジスタＱ６４及び抵抗Ｒ６２が直列に接続されて基準
電圧入力側のエミッタフォロワ段６２を構成している。
ン間には、アナログ入力電圧ＶINをベース入力とするエ
ミッタフォロワのＮＰＮトランジスタＱ６１、バイアス
電圧ＶBIASをベース入力とするＮＰＮトランジスタＱ６
２及び抵抗Ｒ６１が直列に接続されてアナログ入力側の
エミッタフォロワ段６１を構成している。ＧＮＤとＶEE
電源の各ライン間にはさらに、基準電圧ＶREF をベース
入力とするエミッタフォロワのＮＰＮトランジスタＱ６
３、バイアス電圧ＶBIASをベース入力とするＮＰＮトラ
ンジスタＱ６４及び抵抗Ｒ６２が直列に接続されて基準
電圧入力側のエミッタフォロワ段６２を構成している。
【０００５】一方、エミッタが共通接続されて差動動作
をなす差動トランジスタ対Ｑ６５，Ｑ６６、この差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタとＧＮＤライ
ン間に接続された抵抗Ｒ６３，Ｒ６４、差動トランジス
タ対Ｑ６５，Ｑ６６のエミッタ共通接続点とＶEE電源ラ
イン間に直列接続された定電流トランジスタＱ６７及び
抵抗Ｒ６５によって差動アンプ６３が構成されている。
この差動アンプ６３において、差動トランジスタ対の一
方のトランジスタＱ６５のベースには、エミッタフォロ
ワ段６１を介してアナログ入力電圧ＶINが印加され、他
方のトランジスタＱ６６には、エミッタフォロワ段６２
を介して基準電圧ＶREF が印加される。そして、差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタ間から比較出
力が導出されるようになっている。
をなす差動トランジスタ対Ｑ６５，Ｑ６６、この差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタとＧＮＤライ
ン間に接続された抵抗Ｒ６３，Ｒ６４、差動トランジス
タ対Ｑ６５，Ｑ６６のエミッタ共通接続点とＶEE電源ラ
イン間に直列接続された定電流トランジスタＱ６７及び
抵抗Ｒ６５によって差動アンプ６３が構成されている。
この差動アンプ６３において、差動トランジスタ対の一
方のトランジスタＱ６５のベースには、エミッタフォロ
ワ段６１を介してアナログ入力電圧ＶINが印加され、他
方のトランジスタＱ６６には、エミッタフォロワ段６２
を介して基準電圧ＶREF が印加される。そして、差動ト
ランジスタ対Ｑ６５，Ｑ６６の各コレクタ間から比較出
力が導出されるようになっている。
【０００６】
【発明が解決しようとする課題】ところで、理想的なＡ
／Ｄ変換器では、１つのディジタルコードに対してアナ
ログ入力電圧は１ＬＳＢ(Least Significant Bit) の幅
を持っている。実際のＡ／Ｄ変換器では、この幅が大き
くなったり小さくなったりする。この幅の変動が微分直
線性歪（ＤＬＥ）として現れる。上記構成の並列比較型
Ａ／Ｄ変換器において、この微分直線性歪を減少させる
には、各コンパレータの入力段を構成するエミッタフォ
ロワ段６１，６２におけるトランジスタＱ６１，Ｑ６３
のベース・エミッタ間電圧ＶBEの差ΔＶBEを実効的に小
さくする必要がある。このエミッタフォロワ段６１，６
２におけるトランジスタＱ６１，Ｑ６３間のΔＶBEを実
効的に小さくするのに、従来は、各トランジスタＱ６
１，Ｑ６３のサイズを大きくすることで対応していた。
／Ｄ変換器では、１つのディジタルコードに対してアナ
ログ入力電圧は１ＬＳＢ(Least Significant Bit) の幅
を持っている。実際のＡ／Ｄ変換器では、この幅が大き
くなったり小さくなったりする。この幅の変動が微分直
線性歪（ＤＬＥ）として現れる。上記構成の並列比較型
Ａ／Ｄ変換器において、この微分直線性歪を減少させる
には、各コンパレータの入力段を構成するエミッタフォ
ロワ段６１，６２におけるトランジスタＱ６１，Ｑ６３
のベース・エミッタ間電圧ＶBEの差ΔＶBEを実効的に小
さくする必要がある。このエミッタフォロワ段６１，６
２におけるトランジスタＱ６１，Ｑ６３間のΔＶBEを実
効的に小さくするのに、従来は、各トランジスタＱ６
１，Ｑ６３のサイズを大きくすることで対応していた。
【０００７】しかしながら、エミッタフォロワ段６１，
６２におけるトランジスタＱ６１，Ｑ６３のサイズを大
きくすると、Ａ／Ｄ変換の際の変換速度に大きな影響を
及ぼす入力容量が増大し、変換速度の低下を来すという
問題があった。しかも、プロセス上の限界以上には、Δ
ＶBEが小さくならないので、微分直線性歪を減少させる
にも限界があった。本発明は、上記課題に鑑みてなされ
たものであり、その目的とするところは、簡単な回路を
追加するのみで、入力容量を増大させることなく、微分
直線性歪を減少可能なＡ／Ｄ変換器を提供することにあ
る。
６２におけるトランジスタＱ６１，Ｑ６３のサイズを大
きくすると、Ａ／Ｄ変換の際の変換速度に大きな影響を
及ぼす入力容量が増大し、変換速度の低下を来すという
問題があった。しかも、プロセス上の限界以上には、Δ
ＶBEが小さくならないので、微分直線性歪を減少させる
にも限界があった。本発明は、上記課題に鑑みてなされ
たものであり、その目的とするところは、簡単な回路を
追加するのみで、入力容量を増大させることなく、微分
直線性歪を減少可能なＡ／Ｄ変換器を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載のＡ／Ｄ変換器は、各々異なる電圧値
の複数の基準電圧を発生する基準電圧発生回路と、アナ
ログ入力信号が供給される第１のエミッタフォロワ段、
複数の基準電圧のうちの１つが供給される第２のエミッ
タフォロワ段及び第１，第２のエミッタフォロワ段の各
出力の差動をとる差動アンプからなる複数個のコンパレ
ータとを具備し、複数個のコンパレータ間において、第
２のエミッタフォロワ段の出力端が抵抗を介して互いに
接続された構成を採っている。また、請求項２記載のＡ
／Ｄ変換器では、請求項１記載のＡ／Ｄ変換器におい
て、上記抵抗に流れる電流と同じ値の電流を、複数個の
コンパレータのうちの最上位のコンパレータの第２のエ
ミッタフォロワ段に流入しかつ最下位のコンパレータの
第２のエミッタフォロワ段から流出させる電流補正回路
を具備した構成となっている。
に、請求項１記載のＡ／Ｄ変換器は、各々異なる電圧値
の複数の基準電圧を発生する基準電圧発生回路と、アナ
ログ入力信号が供給される第１のエミッタフォロワ段、
複数の基準電圧のうちの１つが供給される第２のエミッ
タフォロワ段及び第１，第２のエミッタフォロワ段の各
出力の差動をとる差動アンプからなる複数個のコンパレ
ータとを具備し、複数個のコンパレータ間において、第
２のエミッタフォロワ段の出力端が抵抗を介して互いに
接続された構成を採っている。また、請求項２記載のＡ
／Ｄ変換器では、請求項１記載のＡ／Ｄ変換器におい
て、上記抵抗に流れる電流と同じ値の電流を、複数個の
コンパレータのうちの最上位のコンパレータの第２のエ
ミッタフォロワ段に流入しかつ最下位のコンパレータの
第２のエミッタフォロワ段から流出させる電流補正回路
を具備した構成となっている。
【０００９】
【作用】請求項１記載のＡ／Ｄ変換器では、複数個のコ
ンパレータ間において、第２のエミッタフォロワ段の出
力端を抵抗を介して接続したことで、第２のエミッタフ
ォロワ段間のΔＶBEが補償し合う。これにより、トラン
ジスタサイズを大きくしなくてもΔＶBEを小さくできる
ため、入力容量を増大させることなく、微分直線性歪を
低減できる。請求項２記載のＡ／Ｄ変換器では、第２の
エミッタフォロワ段の出力端間の抵抗に流れる電流と同
じ値の電流を最下位の第２のエミッタフォロワ段から流
出させる一方、同じ値の電流を最上位の第２のエミッタ
フォロワ段に補給することにより、最下位の第２のエミ
ッタフォロワ段に流入する電流及び最上位の第２のエミ
ッタフォロワ段から流出する電流によるΔＶBEを無視で
きる。
ンパレータ間において、第２のエミッタフォロワ段の出
力端を抵抗を介して接続したことで、第２のエミッタフ
ォロワ段間のΔＶBEが補償し合う。これにより、トラン
ジスタサイズを大きくしなくてもΔＶBEを小さくできる
ため、入力容量を増大させることなく、微分直線性歪を
低減できる。請求項２記載のＡ／Ｄ変換器では、第２の
エミッタフォロワ段の出力端間の抵抗に流れる電流と同
じ値の電流を最下位の第２のエミッタフォロワ段から流
出させる一方、同じ値の電流を最上位の第２のエミッタ
フォロワ段に補給することにより、最下位の第２のエミ
ッタフォロワ段に流入する電流及び最上位の第２のエミ
ッタフォロワ段から流出する電流によるΔＶBEを無視で
きる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明に係るＡ／Ｄ変換器の比較
回路部の一実施例を示す回路図であり、並列比較型Ａ／
Ｄ変換器に適用された場合を示す。図１において、アナ
ログ入力電圧ＶINを８ビットのディジタル信号に変換す
る場合を例にとると、アナログ入力電圧ＶINに対して２
５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５が設けら
れる。これらコンパレータＣＯＰ１〜ＣＯＰ２５５は全
て同一の回路構成となっている。例えば、コンパレータ
ＣＯＰ１においては、ＧＮＤとＶEE（負電圧）電源の各
ライン間に直列に接続されたＮＰＮトランジスタＱ１1
及び定電流源Ｉ１1 によってアナログ入力側のエミッタ
フォロワ段１１1 が構成され、同様にＮＰＮトランジス
タＱ２1 及び定電流源Ｉ２1 によって基準電圧側のエミ
ッタフォロワ段１２1 が構成されている。
に説明する。図１は、本発明に係るＡ／Ｄ変換器の比較
回路部の一実施例を示す回路図であり、並列比較型Ａ／
Ｄ変換器に適用された場合を示す。図１において、アナ
ログ入力電圧ＶINを８ビットのディジタル信号に変換す
る場合を例にとると、アナログ入力電圧ＶINに対して２
５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５が設けら
れる。これらコンパレータＣＯＰ１〜ＣＯＰ２５５は全
て同一の回路構成となっている。例えば、コンパレータ
ＣＯＰ１においては、ＧＮＤとＶEE（負電圧）電源の各
ライン間に直列に接続されたＮＰＮトランジスタＱ１1
及び定電流源Ｉ１1 によってアナログ入力側のエミッタ
フォロワ段１１1 が構成され、同様にＮＰＮトランジス
タＱ２1 及び定電流源Ｉ２1 によって基準電圧側のエミ
ッタフォロワ段１２1 が構成されている。
【００１１】アナログ入力側のエミッタフォロワ段１１
1 〜１１255 において、トランジスタＱ１1 〜Ｑ１255
の各ベースには、アナログ信号線２１を介してアナログ
入力電圧ＶINが印加される。また、２５５個のコンパレ
ータＣＯＰ１〜ＣＯＰ２５５間において、トランジスタ
Ｑ１1 〜Ｑ１255 の各ベースが同電位なので、各エミッ
タ電位も本来同電位であることから、各エミッタは信号
線２２によって共通に接続されている。一方、基準電圧
入力側のエミッタフォロワ段１２1 〜１２255 のトラン
ジスタＱ２1 〜Ｑ２255 の各ベースには、基準電圧発生
回路２３から基準電圧ＶREF1〜ＶREF255が印加される。
また、２５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５
間において、トランジスタＱ２1 〜Ｑ２255 の各エミッ
タは抵抗Ｒを介して接続されている。
1 〜１１255 において、トランジスタＱ１1 〜Ｑ１255
の各ベースには、アナログ信号線２１を介してアナログ
入力電圧ＶINが印加される。また、２５５個のコンパレ
ータＣＯＰ１〜ＣＯＰ２５５間において、トランジスタ
Ｑ１1 〜Ｑ１255 の各ベースが同電位なので、各エミッ
タ電位も本来同電位であることから、各エミッタは信号
線２２によって共通に接続されている。一方、基準電圧
入力側のエミッタフォロワ段１２1 〜１２255 のトラン
ジスタＱ２1 〜Ｑ２255 の各ベースには、基準電圧発生
回路２３から基準電圧ＶREF1〜ＶREF255が印加される。
また、２５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５
間において、トランジスタＱ２1 〜Ｑ２255 の各エミッ
タは抵抗Ｒを介して接続されている。
【００１２】基準電圧発生回路２３は、８ビットのディ
ジタル信号に対応してＧＮＤとＶEE電源の各ライン間に
直列に接続された２５６個の抵抗Ｒ１〜Ｒ２５６によっ
て構成され、抵抗分圧によって各抵抗間の２５５個のノ
ードに、コンパレータＣＯＰ１〜ＣＯＰ２５５の各々の
比較電圧となる互いに異なる電圧値の基準電圧ＶREF1〜
ＶREF255を発生する。アナログ入力側エミッタフォロワ
段１１1 〜１１255 を経たアナログ入力電圧ＶINは、差
動アンプ１３1 〜１３255 において基準電圧側エミッタ
フォロワ段１２1 〜１２255 を介して入力される基準電
圧ＶREF1〜ＶREF255と比較される。
ジタル信号に対応してＧＮＤとＶEE電源の各ライン間に
直列に接続された２５６個の抵抗Ｒ１〜Ｒ２５６によっ
て構成され、抵抗分圧によって各抵抗間の２５５個のノ
ードに、コンパレータＣＯＰ１〜ＣＯＰ２５５の各々の
比較電圧となる互いに異なる電圧値の基準電圧ＶREF1〜
ＶREF255を発生する。アナログ入力側エミッタフォロワ
段１１1 〜１１255 を経たアナログ入力電圧ＶINは、差
動アンプ１３1 〜１３255 において基準電圧側エミッタ
フォロワ段１２1 〜１２255 を介して入力される基準電
圧ＶREF1〜ＶREF255と比較される。
【００１３】上記構成の並列比較型Ａ／Ｄ変換器におい
て、実動作を考えてみると、アナログ入力電圧ＶINがど
のように変化しても、ある瞬間にスイッチングするの
は、２５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５の
うちのいずれか１個の差動アンプ１３のみである。した
がって、アナログ入力側エミッタフォロワ段１１1 〜１
１255 の出力端、即ちトランジスタＱ１1 〜Ｑ１255 の
各エミッタを、コンパレータＣＯＰ１〜ＣＯＰ２５５間
において共通に接続したことにより、２５５個のエミッ
タフォロワ段１１1 〜１１255 で１つの差動アンプ１３
を受け持つことになることから、スイッチングする差動
アンプ１３に対応するエミッタフォロワ段１１の電流を
実質的に増加させたのと等価となる。
て、実動作を考えてみると、アナログ入力電圧ＶINがど
のように変化しても、ある瞬間にスイッチングするの
は、２５５個のコンパレータＣＯＰ１〜ＣＯＰ２５５の
うちのいずれか１個の差動アンプ１３のみである。した
がって、アナログ入力側エミッタフォロワ段１１1 〜１
１255 の出力端、即ちトランジスタＱ１1 〜Ｑ１255 の
各エミッタを、コンパレータＣＯＰ１〜ＣＯＰ２５５間
において共通に接続したことにより、２５５個のエミッ
タフォロワ段１１1 〜１１255 で１つの差動アンプ１３
を受け持つことになることから、スイッチングする差動
アンプ１３に対応するエミッタフォロワ段１１の電流を
実質的に増加させたのと等価となる。
【００１４】これにより、消費電流を増大させることな
く、差動アンプ１３1 〜１３255 からのキックバックノ
イズの影響を低減できる。このキックバックノイズは、
差動アンプ１３1 〜１３255 のスイッチング時に当該差
動アンプを構成する差動トランジスタ対のベースに大電
流が流れ、その電流変化がエミッタフォロワ段１１1 〜
１１255 におけるトランジスタＱ１1 〜Ｑ１255 のエミ
ッタ電流に大きく影響を及ぼすことによるものであり、
Ａ／Ｄ変換の際の変換精度を低下させる一因となる。し
たがって、差動アンプ１３1 〜１３255 からのキックバ
ックノイズの影響を低減できることによってＡ／Ｄ変換
の変換精度の向上が図れる。
く、差動アンプ１３1 〜１３255 からのキックバックノ
イズの影響を低減できる。このキックバックノイズは、
差動アンプ１３1 〜１３255 のスイッチング時に当該差
動アンプを構成する差動トランジスタ対のベースに大電
流が流れ、その電流変化がエミッタフォロワ段１１1 〜
１１255 におけるトランジスタＱ１1 〜Ｑ１255 のエミ
ッタ電流に大きく影響を及ぼすことによるものであり、
Ａ／Ｄ変換の際の変換精度を低下させる一因となる。し
たがって、差動アンプ１３1 〜１３255 からのキックバ
ックノイズの影響を低減できることによってＡ／Ｄ変換
の変換精度の向上が図れる。
【００１５】一方、基準電圧側エミッタフォロワ段１２
1 〜１２255 の出力端、即ちトランジスタＱ２1 〜Ｑ２
255 の各エミッタを、コンパレータＣＯＰ１〜ＣＯＰ２
５５間において抵抗Ｒを介して接続したことにより、基
準電圧側エミッタフォロワ段１２1 〜１２255 間のΔＶ
BEが補償し合う。したがって、従来のように、トランジ
スタサイズを大きくしなくてもΔＶBEを小さくできるた
め、入力容量を増大させることなく、微分直線性歪を低
減できることになる。その原理について、以下に説明す
る。今、基準電圧側のエミッタフォロワ段１２の出力抵
抗をＺ0 、エミッタフォロワ段１２間の付加抵抗をＲと
し、左右に無限にはしご状に繰り返すモデルを考える。
その等価回路を図２に示す。
1 〜１２255 の出力端、即ちトランジスタＱ２1 〜Ｑ２
255 の各エミッタを、コンパレータＣＯＰ１〜ＣＯＰ２
５５間において抵抗Ｒを介して接続したことにより、基
準電圧側エミッタフォロワ段１２1 〜１２255 間のΔＶ
BEが補償し合う。したがって、従来のように、トランジ
スタサイズを大きくしなくてもΔＶBEを小さくできるた
め、入力容量を増大させることなく、微分直線性歪を低
減できることになる。その原理について、以下に説明す
る。今、基準電圧側のエミッタフォロワ段１２の出力抵
抗をＺ0 、エミッタフォロワ段１２間の付加抵抗をＲと
し、左右に無限にはしご状に繰り返すモデルを考える。
その等価回路を図２に示す。
【００１６】あるノード、例えばエミッタフォロワ段１
２1 〜１２255 の出力端に発生したΔＶBEによる電流ｉ
は、図２において、ノードｎ１で左右の抵抗値が同じで
あるから、ｉ／２ずつに分かれ、さらにノードｎ２で付
加抵抗Ｒ側と出力抵抗Ｚ0 側にｋ：（１−ｋ）の比率で
分かれるものとする。繰り返し対称性から、ノードｎ
３，ｎ４，……と全てのノードでこの比率は同一にな
る。そこで、ノードｎ２での電圧の式をたてると、次式
のようになる。
２1 〜１２255 の出力端に発生したΔＶBEによる電流ｉ
は、図２において、ノードｎ１で左右の抵抗値が同じで
あるから、ｉ／２ずつに分かれ、さらにノードｎ２で付
加抵抗Ｒ側と出力抵抗Ｚ0 側にｋ：（１−ｋ）の比率で
分かれるものとする。繰り返し対称性から、ノードｎ
３，ｎ４，……と全てのノードでこの比率は同一にな
る。そこで、ノードｎ２での電圧の式をたてると、次式
のようになる。
【数１】
【００１７】この式を整理すると、
【数２】 となり、この式から、係数ｋを求めると、
【数３】 となる。但し、ｑ＝２Ｚ0 ／Ｒである。ここで、復号
は、ｋ＜１より、負号を採用した。次に、
は、ｋ＜１より、負号を採用した。次に、
【数４】 より、
【数５】 となる。
【００１８】そこで、ｎ１‐ｎ２間電圧とΔＶBEの比
は、
は、
【数６】 となる。微分直線性歪（ＤＬＥ）を求めるには、全ノー
ドの寄与を２乗和して平方根をとる必要がある。図２に
おけるｘ点とｘ′点の重みは同じで、その大きさは数６
の式から求まる。ｙ点とｙ′点はｋ2 倍の効果、ｚ点と
ｚ′点はｋ4 倍の効果、……より、
ドの寄与を２乗和して平方根をとる必要がある。図２に
おけるｘ点とｘ′点の重みは同じで、その大きさは数６
の式から求まる。ｙ点とｙ′点はｋ2 倍の効果、ｚ点と
ｚ′点はｋ4 倍の効果、……より、
【数７】 となる。
【００１９】この式において、係数ａは、数６の式で与
えられる。ｋの表現を代入して整理すると、
えられる。ｋの表現を代入して整理すると、
【数８】 となる。付加抵抗Ｒがない場合は、（ＤＬＥ／ΔＶBE）
2 ＝２であるから、抑止効果ｒは、この比の平方根をと
って、
2 ＝２であるから、抑止効果ｒは、この比の平方根をと
って、
【数９】 より求まる。この式はｑ＞０で単調減少である。基準電
圧側エミッタフォロワ段１２1 〜１２255 の各々の間に
付加した抵抗Ｒによる微分直線性歪の改善効果を表わす
ｒ‐ｑ特性を図３に示す。
圧側エミッタフォロワ段１２1 〜１２255 の各々の間に
付加した抵抗Ｒによる微分直線性歪の改善効果を表わす
ｒ‐ｑ特性を図３に示す。
【００２０】ところで、付加された抵抗Ｒには電流が流
れる。基準電位の中間付近では、基準電圧側エミッタフ
ォロワ段１２に流入する電流と流出する電流が等しいた
め、エミッタフォロワ段１２の電流は不変である。しか
しながら、最上位のエミッタフォロワ段１２1 に関して
は電流が流出するのみであり、逆に最下位のエミッタフ
ォロワ段１２255 に関しては電流が流入するのみであ
る。この流出電流あるいは流入電流によるΔＶBEを無視
するには、エミッタフォロワ電流を非現実的な値まで大
きくする必要がある。ここで、抵抗Ｒに流れる電流を無
視できるためのエミッタフォロワ電流ＩEFについて考察
する。
れる。基準電位の中間付近では、基準電圧側エミッタフ
ォロワ段１２に流入する電流と流出する電流が等しいた
め、エミッタフォロワ段１２の電流は不変である。しか
しながら、最上位のエミッタフォロワ段１２1 に関して
は電流が流出するのみであり、逆に最下位のエミッタフ
ォロワ段１２255 に関しては電流が流入するのみであ
る。この流出電流あるいは流入電流によるΔＶBEを無視
するには、エミッタフォロワ電流を非現実的な値まで大
きくする必要がある。ここで、抵抗Ｒに流れる電流を無
視できるためのエミッタフォロワ電流ＩEFについて考察
する。
【００２１】一例として、１０ビットＡ／Ｄ変換器でフ
ルスケール２Ｖの場合を考えるに、１ＬＳＢ＝２ｍＶ、
Ｒ＝１ＫΩとすると、抵抗Ｒに流れる電流は２μＡとな
る。２μＡでのΔＶBEを、ΔＶBE＝０．１ＬＳＢ＝０．
２ｍＶとすると、
ルスケール２Ｖの場合を考えるに、１ＬＳＢ＝２ｍＶ、
Ｒ＝１ＫΩとすると、抵抗Ｒに流れる電流は２μＡとな
る。２μＡでのΔＶBEを、ΔＶBE＝０．１ＬＳＢ＝０．
２ｍＶとすると、
【数１０】 ０．２ｍＶ＝ＶT ｌn ｛（ＩEF＋２μＡ）／ＩEF｝ が成り立つことにより、ＶT ＝２６ｍＡとすると、ＩEF
＝２５９μＡとなり、かなり大きな電流となる。１０ビ
ットＡ／Ｄ変換器では、これを基準電圧側、アナログ入
力側合わせて約２０００個使うことになるので、総エミ
ッタフォロワ電流は約０．５Ａ（≒２５９μＡ×２００
０）となる。
＝２５９μＡとなり、かなり大きな電流となる。１０ビ
ットＡ／Ｄ変換器では、これを基準電圧側、アナログ入
力側合わせて約２０００個使うことになるので、総エミ
ッタフォロワ電流は約０．５Ａ（≒２５９μＡ×２００
０）となる。
【００２２】そこで、本実施例においては、電流補正回
路として、最上位側に電流補給回路２４を、最下位側に
電流流出回路２５を設け、付加抵抗Ｒに流れる電流と同
じ値の電流を電流流出回路２５によって最下位のエミッ
タフォロワ段１２255 から流出させる一方、同じ値の電
流を電流補給回路２４によって最上位のエミッタフォロ
ワ段１２1 に補給する構成をとっている。電流補給回路
２４は、図１に示すように、ダイオード接続のＰＮＰト
ランジスタＱ１１と、このトランジスタＱ１１とベース
が共通接続されたＰＮＰトランジスタＱ１２と、これら
トランジスタＱ１１，Ｑ１２の各エミッタとＧＮＤ間に
接続された抵抗Ｒ１１，Ｒ１２からなるカレントミラー
構成となっている。
路として、最上位側に電流補給回路２４を、最下位側に
電流流出回路２５を設け、付加抵抗Ｒに流れる電流と同
じ値の電流を電流流出回路２５によって最下位のエミッ
タフォロワ段１２255 から流出させる一方、同じ値の電
流を電流補給回路２４によって最上位のエミッタフォロ
ワ段１２1 に補給する構成をとっている。電流補給回路
２４は、図１に示すように、ダイオード接続のＰＮＰト
ランジスタＱ１１と、このトランジスタＱ１１とベース
が共通接続されたＰＮＰトランジスタＱ１２と、これら
トランジスタＱ１１，Ｑ１２の各エミッタとＧＮＤ間に
接続された抵抗Ｒ１１，Ｒ１２からなるカレントミラー
構成となっている。
【００２３】一方、電流流出回路２５は、最下位のエミ
ッタフォロワ段１２255 の電流が正相（＋）入力端に、
付加抵抗Ｒに流れる電流が逆相（−）入力端にそれぞれ
入力されるオペアンプＯＰと、ベースがオペアンプＯＰ
の出力端に接続されかつコレクタがＧＮＤに接続された
ＮＰＮトランジスタＱ２１と、このトランジスタＱ２１
とエミッタが共通接続されかつコレクタがオペアンプＯ
Ｐの逆相入力端に接続されたＮＰＮトランジスタＱ２２
と、このＮＰＮトランジスタＱ２２とエミッタ及びベー
スが共通接続されてカレントミラーを構成するＮＰＮト
ランジスタＱ２３と、トランジスタＱ２１〜Ｑ２３のエ
ミッタ共通接続点とＶEE電源間に接続された電流源Ｉ0
とによって構成されている。トランジスタＱ２３のコレ
クタは、電流補給回路２４のトランジスタＱ１１のコレ
クタ・エミッタ共通接続点に接続されている。
ッタフォロワ段１２255 の電流が正相（＋）入力端に、
付加抵抗Ｒに流れる電流が逆相（−）入力端にそれぞれ
入力されるオペアンプＯＰと、ベースがオペアンプＯＰ
の出力端に接続されかつコレクタがＧＮＤに接続された
ＮＰＮトランジスタＱ２１と、このトランジスタＱ２１
とエミッタが共通接続されかつコレクタがオペアンプＯ
Ｐの逆相入力端に接続されたＮＰＮトランジスタＱ２２
と、このＮＰＮトランジスタＱ２２とエミッタ及びベー
スが共通接続されてカレントミラーを構成するＮＰＮト
ランジスタＱ２３と、トランジスタＱ２１〜Ｑ２３のエ
ミッタ共通接続点とＶEE電源間に接続された電流源Ｉ0
とによって構成されている。トランジスタＱ２３のコレ
クタは、電流補給回路２４のトランジスタＱ１１のコレ
クタ・エミッタ共通接続点に接続されている。
【００２４】この電流流出回路２５において、オペアン
プＯＰ及びトランジスタＱ２１，Ｑ２２により負帰還が
構成されており、オペアンプＯＰの作用によって付加抵
抗Ｒに流れる電流は全てトランジスタＱ２２に流れ込
む。トランジスタＱ２２とトランジスタＱ２３はカレン
トミラーを構成していることから、トランジスタＱ２３
のコレクタにはトランジスタＱ２２のコレクタ電流と同
じ値の電流が流れる。このコレクタ電流は、電流補給回
路２４を構成するトランジスタＱ１１，Ｑ１２のカレン
トミラーによって折り返され、最上位のエミッタフォロ
ワ段１２1 の出力端に流し込まれる。
プＯＰ及びトランジスタＱ２１，Ｑ２２により負帰還が
構成されており、オペアンプＯＰの作用によって付加抵
抗Ｒに流れる電流は全てトランジスタＱ２２に流れ込
む。トランジスタＱ２２とトランジスタＱ２３はカレン
トミラーを構成していることから、トランジスタＱ２３
のコレクタにはトランジスタＱ２２のコレクタ電流と同
じ値の電流が流れる。このコレクタ電流は、電流補給回
路２４を構成するトランジスタＱ１１，Ｑ１２のカレン
トミラーによって折り返され、最上位のエミッタフォロ
ワ段１２1 の出力端に流し込まれる。
【００２５】このように、付加抵抗Ｒに流れる電流と同
じ値の電流を電流流出回路２５によって最下位のエミッ
タフォロワ段１２255 から流出させる一方、同じ値の電
流を電流補給回路２４によって最上位のエミッタフォロ
ワ段１２1 に補給することにより、最上位のエミッタフ
ォロワ段１２1 から流出する電流及び最下位のエミッタ
フォロワ段１２255 に流入する電流によるエミッタフォ
ロワ段１２間のΔＶBEを無視することができる。図４
は、電流流出回路２５の具体的な回路構成の一例を示す
回路図であり、図中、図１と同等部分には同一符号を付
して示してある。
じ値の電流を電流流出回路２５によって最下位のエミッ
タフォロワ段１２255 から流出させる一方、同じ値の電
流を電流補給回路２４によって最上位のエミッタフォロ
ワ段１２1 に補給することにより、最上位のエミッタフ
ォロワ段１２1 から流出する電流及び最下位のエミッタ
フォロワ段１２255 に流入する電流によるエミッタフォ
ロワ段１２間のΔＶBEを無視することができる。図４
は、電流流出回路２５の具体的な回路構成の一例を示す
回路図であり、図中、図１と同等部分には同一符号を付
して示してある。
【００２６】図４において、エミッタが共通接続された
差動トランジスタ対Ｑ３１，Ｑ３２と、これら差動トラ
ンジスタ対Ｑ３１，Ｑ３２の各コレクタとＧＮＤ間に接
続された抵抗Ｒ３１，Ｒ３２と、差動トランジスタ対Ｑ
３１，Ｑ３２のエミッタ共通接続点とＶEE電源間に直列
に接続されたトランジスタＱ３３及び抵抗Ｒ３３によっ
て差動アンプが構成されている。この差動アンプの２つ
の出力、即ちトランジスタＱ３１，Ｑ３２の各コレクタ
出力は、エミッタフォロワのトランジスタＱ３４，Ｑ３
５を介してそれぞれ導出される。
差動トランジスタ対Ｑ３１，Ｑ３２と、これら差動トラ
ンジスタ対Ｑ３１，Ｑ３２の各コレクタとＧＮＤ間に接
続された抵抗Ｒ３１，Ｒ３２と、差動トランジスタ対Ｑ
３１，Ｑ３２のエミッタ共通接続点とＶEE電源間に直列
に接続されたトランジスタＱ３３及び抵抗Ｒ３３によっ
て差動アンプが構成されている。この差動アンプの２つ
の出力、即ちトランジスタＱ３１，Ｑ３２の各コレクタ
出力は、エミッタフォロワのトランジスタＱ３４，Ｑ３
５を介してそれぞれ導出される。
【００２７】エミッタフォロワのトランジスタＱ３４，
Ｑ３５の各コレクタはＧＮＤに接続され、また各エミッ
タにはカレントミラー構成のトランジスタＱ３６，Ｑ３
７の各コレクタが抵抗Ｒ３４，Ｒ３５を介して接続され
ている。トランジスタＱ３６，Ｑ３７の各エミッタに
は、カレントミラー構成のトランジスタＱ３８，Ｑ３９
の各コレクタが接続されている。トランジスタＱ３８，
Ｑ３９の各エミッタは抵抗Ｒ３６，Ｒ３７を介してＶEE
電源に接続されている。以上により、図１の電流流出回
路２５のオペアンプＯＰが構成されている。他のトラン
ジスタＱ２１〜Ｑ２３は、図１のそれと同じ回路構成を
とっている。また、トランジスタＱ２１のベースとＶEE
電源間に接続されたＰＮＰトランジスタＱ２４は、発振
止めのために設けられたものである。
Ｑ３５の各コレクタはＧＮＤに接続され、また各エミッ
タにはカレントミラー構成のトランジスタＱ３６，Ｑ３
７の各コレクタが抵抗Ｒ３４，Ｒ３５を介して接続され
ている。トランジスタＱ３６，Ｑ３７の各エミッタに
は、カレントミラー構成のトランジスタＱ３８，Ｑ３９
の各コレクタが接続されている。トランジスタＱ３８，
Ｑ３９の各エミッタは抵抗Ｒ３６，Ｒ３７を介してＶEE
電源に接続されている。以上により、図１の電流流出回
路２５のオペアンプＯＰが構成されている。他のトラン
ジスタＱ２１〜Ｑ２３は、図１のそれと同じ回路構成を
とっている。また、トランジスタＱ２１のベースとＶEE
電源間に接続されたＰＮＰトランジスタＱ２４は、発振
止めのために設けられたものである。
【００２８】なお、上記実施例では、アナログ入力電圧
ＶINと一致する比較電圧を一括して判定する構成の並列
比較型Ａ／Ｄ変換器に適用した場合について説明した
が、これに限定されるものではなく、並列比較の構成を
２段、又はそれ以上組み合わせてアナログ入力電圧ＶIN
との比較を２段階、又はそれ以上に分けて行う構成の直
並列比較型Ａ／Ｄ変換器にも同様に適用可能である。
ＶINと一致する比較電圧を一括して判定する構成の並列
比較型Ａ／Ｄ変換器に適用した場合について説明した
が、これに限定されるものではなく、並列比較の構成を
２段、又はそれ以上組み合わせてアナログ入力電圧ＶIN
との比較を２段階、又はそれ以上に分けて行う構成の直
並列比較型Ａ／Ｄ変換器にも同様に適用可能である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
複数個のコンパレータ間において、基準電圧側エミッタ
フォロワ段の出力端を抵抗を介して接続したことによ
り、基準電圧側エミッタフォロワ段間のΔＶBEが補償し
合うことから、トランジスタサイズを大きくしなくても
ΔＶBEを小さくできるため、入力容量を増大させること
なく、微分直線性歪を低減できることになる。また、第
２のエミッタフォロワ段の出力端を接続する抵抗に流れ
る電流と同じ値の電流を最下位の第２のエミッタフォロ
ワ段から流出させる一方、同じ値の電流を最上位の第２
のエミッタフォロワ段に補給するようにしたことによ
り、最下位の第２のエミッタフォロワ段に流入する電流
及び最上位の第２のエミッタフォロワ段から流出する電
流による第２のエミッタフォロワ段間のΔＶBEを無視で
きることになる。
複数個のコンパレータ間において、基準電圧側エミッタ
フォロワ段の出力端を抵抗を介して接続したことによ
り、基準電圧側エミッタフォロワ段間のΔＶBEが補償し
合うことから、トランジスタサイズを大きくしなくても
ΔＶBEを小さくできるため、入力容量を増大させること
なく、微分直線性歪を低減できることになる。また、第
２のエミッタフォロワ段の出力端を接続する抵抗に流れ
る電流と同じ値の電流を最下位の第２のエミッタフォロ
ワ段から流出させる一方、同じ値の電流を最上位の第２
のエミッタフォロワ段に補給するようにしたことによ
り、最下位の第２のエミッタフォロワ段に流入する電流
及び最上位の第２のエミッタフォロワ段から流出する電
流による第２のエミッタフォロワ段間のΔＶBEを無視で
きることになる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の原理説明のための等価回路図である。
【図３】付加抵抗Ｒによる微分直線性歪の改善効果を表
すｒ‐ｑ特性図である。
すｒ‐ｑ特性図である。
【図４】電流流出回路の具体的な回路構成の一例を示す
回路図である。
回路図である。
【図５】並列比較型Ａ／Ｄ変換器の構成の一例を示すブ
ロック図である。
ロック図である。
【図６】並列比較型Ａ／Ｄ変換器におけるコンパレータ
の回路構成の従来例を示す回路図である。
の回路構成の従来例を示す回路図である。
１１1 〜１１255 アナログ入力側エミッタフォロワ段 １２1 〜１２255 基準電圧側エミッタフォロワ段 １３1 〜１３255 差動アンプ ２３ 基準電圧発生回路 ２４ 電流補給回路 ２５ 電流流出回路 ＣＯＰ１〜ＣＯＰ２５５ コンパレータ
Claims (2)
- 【請求項１】 各々異なる電圧値の複数の基準電圧を発
生する基準電圧発生回路と、 アナログ入力信号が供給される第１のエミッタフォロワ
段、前記複数の基準電圧のうちの１つが供給される第２
のエミッタフォロワ段及び前記第１，第２のエミッタフ
ォロワ段の各出力の差動をとる差動アンプからなる複数
個のコンパレータとを具備し、 前記複数個のコンパレータ間において、前記第２のエミ
ッタフォロワ段の出力端が抵抗を介して互いに接続され
たことを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記抵抗に流れる電流と同じ値の電流
を、前記複数個のコンパレータのうちの最上位のコンパ
レータの第２のエミッタフォロワ段に流入しかつ最下位
のコンパレータの第２のエミッタフォロワ段から流出さ
せる電流補正回路を具備したことを特徴とする請求項１
記載のＡ／Ｄ変換器。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089693A JPH0715333A (ja) | 1993-06-24 | 1993-06-24 | Ａ／ｄ変換器 |
| DE69430328T DE69430328D1 (de) | 1993-06-17 | 1994-06-09 | Analog Digital-Umsetzer |
| EP97109122A EP0795963B1 (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| US08/257,150 US5548287A (en) | 1993-06-17 | 1994-06-09 | Analog to digital converter |
| EP94108893A EP0630103B1 (en) | 1993-06-17 | 1994-06-09 | Emitterfollower circuit and analog to digital converter using such circuit |
| DE69425997T DE69425997T2 (de) | 1993-06-17 | 1994-06-09 | Emitterfolgeschaltung und Analog-Digitalwandler mit einer solchen Schaltung |
| KR1019940013586A KR950002247A (ko) | 1993-06-17 | 1994-06-16 | 아날로그 디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089693A JPH0715333A (ja) | 1993-06-24 | 1993-06-24 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0715333A true JPH0715333A (ja) | 1995-01-17 |
Family
ID=16091219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18089693A Pending JPH0715333A (ja) | 1993-06-17 | 1993-06-24 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447985B1 (ko) * | 1996-12-30 | 2004-11-16 | 주식회사 하이닉스반도체 | A/d 컨버터 |
-
1993
- 1993-06-24 JP JP18089693A patent/JPH0715333A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447985B1 (ko) * | 1996-12-30 | 2004-11-16 | 주식회사 하이닉스반도체 | A/d 컨버터 |
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