JPH07152041A - 配線を有する電子デバイス - Google Patents
配線を有する電子デバイスInfo
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- JPH07152041A JPH07152041A JP31922493A JP31922493A JPH07152041A JP H07152041 A JPH07152041 A JP H07152041A JP 31922493 A JP31922493 A JP 31922493A JP 31922493 A JP31922493 A JP 31922493A JP H07152041 A JPH07152041 A JP H07152041A
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Abstract
(57)【要約】
【目的】 低抵抗の配線を少ない工程数で形成する。
【構成】 ゲート電極４を含むゲートラインおよびドレ
イン電極１０を含むドレインラインからなる配線とソー
ス電極１１とを、｛４００｝に優越配向された酸化イン
ジウム−錫を含有する低抵抗の透明導電膜により形成す
る。また、ドレイン電極１０を含むドレインラインおよ
びソース電極１１を形成すると同時に、同一の材料によ
って画素電極３を形成する。
イン電極１０を含むドレインラインからなる配線とソー
ス電極１１とを、｛４００｝に優越配向された酸化イン
ジウム−錫を含有する低抵抗の透明導電膜により形成す
る。また、ドレイン電極１０を含むドレインラインおよ
びソース電極１１を形成すると同時に、同一の材料によ
って画素電極３を形成する。
Description
【０００１】
【産業上の利用分野】この発明は配線を有する電子デバ
イスに関する。
イスに関する。
【０００２】
【従来の技術】例えばアクティブマトリックス型の液晶
表示装置には、図４に示すような構造のものがある。こ
の液晶表示装置は、一方のガラス基板１上に設けられた
薄膜トランジスタ（能動素子）２およびＩＴＯからなる
画素電極３と、図示していないが、一方のガラス基板１
とその上方に配置された他方のガラス基板との間に封入
された液晶（表示媒質）とからなる画素をマトリックス
状に配列してなる表示部を備えている。このうち薄膜ト
ランジスタ３は、ガラス基板１の上面に設けられたゲー
ト電極４と、その上面全体に設けられた窒化シリコンか
らなるゲート絶縁膜５と、ゲート絶縁膜５の上面に設け
られたアモルファスシリコンからなる半導体薄膜６と、
半導体薄膜６の中央部上面に設けられたエッチングスト
ッパ層７と、半導体薄膜６の両側の上面に設けられた例
えばリンイオンをドープされたアモルファスシリコン層
からなるオーミックコンタクト層８、９と、オーミック
コンタクト層８、９の上面に設けられたドレイン電極１
０およびソース電極１１とからなり、窒化シリコンから
なるオーバーコート層１２によって被覆されている。な
お、図示していないが、ゲート電極４はゲートラインに
接続され、ドレイン電極１０はドレインラインに接続さ
れている。画素電極３はゲート絶縁膜４の上面に設けら
れ、ソース電極１１と接続されている。
表示装置には、図４に示すような構造のものがある。こ
の液晶表示装置は、一方のガラス基板１上に設けられた
薄膜トランジスタ（能動素子）２およびＩＴＯからなる
画素電極３と、図示していないが、一方のガラス基板１
とその上方に配置された他方のガラス基板との間に封入
された液晶（表示媒質）とからなる画素をマトリックス
状に配列してなる表示部を備えている。このうち薄膜ト
ランジスタ３は、ガラス基板１の上面に設けられたゲー
ト電極４と、その上面全体に設けられた窒化シリコンか
らなるゲート絶縁膜５と、ゲート絶縁膜５の上面に設け
られたアモルファスシリコンからなる半導体薄膜６と、
半導体薄膜６の中央部上面に設けられたエッチングスト
ッパ層７と、半導体薄膜６の両側の上面に設けられた例
えばリンイオンをドープされたアモルファスシリコン層
からなるオーミックコンタクト層８、９と、オーミック
コンタクト層８、９の上面に設けられたドレイン電極１
０およびソース電極１１とからなり、窒化シリコンから
なるオーバーコート層１２によって被覆されている。な
お、図示していないが、ゲート電極４はゲートラインに
接続され、ドレイン電極１０はドレインラインに接続さ
れている。画素電極３はゲート絶縁膜４の上面に設けら
れ、ソース電極１１と接続されている。
【０００３】ところで、このような液晶表示装置では、
大型化や高精細化が進むにつれて、ゲートラインおよび
ドレインラインからなる配線の抵抗が増加し、この結果
入力信号の減衰が生じ、表示品質の均一性が損なわれる
ことになる。そこで、従来では、ゲート電極４を含むゲ
ートラインおよびドレイン電極１０を含むドレインライ
ンからなる配線の抵抗を下げるために、その材料として
Ａｌ等の低抵抗材料やＭｏ・Ｔａ、Ｗ・Ｔａ、Ｔａ・Ｎ
・Ｍｏ等の合金材料を用いたり、あるいはその構造をＴ
ａ−Ａｌ、Ｔａ−Ｃｕ−Ｔａ、Ｍｏ−Ａｌ−Ｍｏ等の多
層配線構造としたりしている。なお、ソース電極１１
は、ドレイン電極１０を含むドレインラインを形成する
とき、同時に形成される。
大型化や高精細化が進むにつれて、ゲートラインおよび
ドレインラインからなる配線の抵抗が増加し、この結果
入力信号の減衰が生じ、表示品質の均一性が損なわれる
ことになる。そこで、従来では、ゲート電極４を含むゲ
ートラインおよびドレイン電極１０を含むドレインライ
ンからなる配線の抵抗を下げるために、その材料として
Ａｌ等の低抵抗材料やＭｏ・Ｔａ、Ｗ・Ｔａ、Ｔａ・Ｎ
・Ｍｏ等の合金材料を用いたり、あるいはその構造をＴ
ａ−Ａｌ、Ｔａ−Ｃｕ−Ｔａ、Ｍｏ−Ａｌ−Ｍｏ等の多
層配線構造としたりしている。なお、ソース電極１１
は、ドレイン電極１０を含むドレインラインを形成する
とき、同時に形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような方法では、Ａｌの場合にはヒロックが発生し
やすく、Ｔａ合金の場合には高融点金属であるので成膜
技術が難しく、多層配線構造の場合には工程数が増加し
てコスト高になるという問題があった。また、金属膜材
料として例えばＡｌのほかに画素電極３の材料となるＩ
ＴＯを使用するというように、異種金属材料を使用する
と、各金属材料専用の成膜装置やエッチング装置等が必
要となり、工程数が増加するばかりでなく、設備費が嵩
み、また歩留まり低下の一要因にもなるという問題もあ
った。この発明の目的は、低抵抗の配線を少ない工程数
で容易にかつ良好に形成することのできる配線を有する
電子デバイスを提供することにある。
このような方法では、Ａｌの場合にはヒロックが発生し
やすく、Ｔａ合金の場合には高融点金属であるので成膜
技術が難しく、多層配線構造の場合には工程数が増加し
てコスト高になるという問題があった。また、金属膜材
料として例えばＡｌのほかに画素電極３の材料となるＩ
ＴＯを使用するというように、異種金属材料を使用する
と、各金属材料専用の成膜装置やエッチング装置等が必
要となり、工程数が増加するばかりでなく、設備費が嵩
み、また歩留まり低下の一要因にもなるという問題もあ
った。この発明の目的は、低抵抗の配線を少ない工程数
で容易にかつ良好に形成することのできる配線を有する
電子デバイスを提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
｛４００｝に優越配向された酸化インジウム−錫を含有
する透明導電膜からなる配線を有したものである。請求
項２記載の発明は、薄膜トランジスタからなる能動素子
と画素電極と表示媒質とからなる画素をマトリックス状
に配列してなる表示部を備えた電子デバイスにおいて、
前記能動素子の電極およびその配線と前記画素電極と
を、｛４００｝に優越配向された酸化インジウム−錫を
含有する透明導電膜によって形成したものである。
｛４００｝に優越配向された酸化インジウム−錫を含有
する透明導電膜からなる配線を有したものである。請求
項２記載の発明は、薄膜トランジスタからなる能動素子
と画素電極と表示媒質とからなる画素をマトリックス状
に配列してなる表示部を備えた電子デバイスにおいて、
前記能動素子の電極およびその配線と前記画素電極と
を、｛４００｝に優越配向された酸化インジウム−錫を
含有する透明導電膜によって形成したものである。
【０００６】
【作用】まず、通常のＩＴＯ膜の場合には、基本的には
立方晶であるので、配向はＸ線回折パターンによる（４
００）／（２２２）強度比が０．２程度でランダムとな
っている。これに対して、｛４００｝に優越配向された
酸化インジウム−錫を含有する透明導電膜の場合には、
低抵抗であるばかりでなく、少ない工程数で容易にかつ
良好に形成することができる。したがって、請求項１記
載の発明によれば、低抵抗の配線を少ない工程数で容易
にかつ良好に形成することができる。また、請求項２記
載の発明によれば、能動素子の電極およびその配線と画
素電極とを同一の材料によって形成しているので、画素
電極の形成と同時に能動素子の電極およびその配線を形
成することができ、したがって配線をより一層少ない工
程数で形成することができる。
立方晶であるので、配向はＸ線回折パターンによる（４
００）／（２２２）強度比が０．２程度でランダムとな
っている。これに対して、｛４００｝に優越配向された
酸化インジウム−錫を含有する透明導電膜の場合には、
低抵抗であるばかりでなく、少ない工程数で容易にかつ
良好に形成することができる。したがって、請求項１記
載の発明によれば、低抵抗の配線を少ない工程数で容易
にかつ良好に形成することができる。また、請求項２記
載の発明によれば、能動素子の電極およびその配線と画
素電極とを同一の材料によって形成しているので、画素
電極の形成と同時に能動素子の電極およびその配線を形
成することができ、したがって配線をより一層少ない工
程数で形成することができる。
【０００７】
【実施例】図１はこの発明の一実施例を適用したアクテ
ィブマトリックス型の液晶表示装置の要部を示したもの
である。この図において、図４と同一名称部分には同一
の符号を付し、その説明を適宜省略する。この液晶表示
装置では、ゲート電極４を含むゲートライン（図示せ
ず）、ドレイン電極１０を含むドレインライン（図示せ
ず）およびソース電極１１を、｛４００｝に優越配向さ
れた酸化インジウム−錫からなる透明導電膜によって形
成している。この場合、ドレイン電極１０を含むドレイ
ンラインおよびソース電極１１を形成すると同時に、同
一の材料によって画素電極３を形成する。
ィブマトリックス型の液晶表示装置の要部を示したもの
である。この図において、図４と同一名称部分には同一
の符号を付し、その説明を適宜省略する。この液晶表示
装置では、ゲート電極４を含むゲートライン（図示せ
ず）、ドレイン電極１０を含むドレインライン（図示せ
ず）およびソース電極１１を、｛４００｝に優越配向さ
れた酸化インジウム−錫からなる透明導電膜によって形
成している。この場合、ドレイン電極１０を含むドレイ
ンラインおよびソース電極１１を形成すると同時に、同
一の材料によって画素電極３を形成する。
【０００８】ここで、｛４００｝に優越配向された酸化
インジウム−錫からなる透明導電膜について説明する。
直流スパッタ法により、Ｉｎ2Ｏ3：ＳｎＯ2＝９０：１
０（ｗｔ％）ターゲットを用い、酸素流量０．３〜１．
５ｃｃ／ｍｉｎ、真空度５×１０-4ｔｏｒｒ、基板温度
１６０〜２１５℃の条件で、膜厚５０ｍｍ程度に成膜
し、この成膜（以下、透明導電膜という）の｛４００｝
配向とシート抵抗との関係を調べたところ、図２に示す
結果が得られた。配向度の測定は、理学電機（株）製の
Ｘ線ディフラクトメータ（Ｘ線出力５０ｋＶ、１８０ｍ
Ａ）を用い、入射角を１°に固定して測定した。
インジウム−錫からなる透明導電膜について説明する。
直流スパッタ法により、Ｉｎ2Ｏ3：ＳｎＯ2＝９０：１
０（ｗｔ％）ターゲットを用い、酸素流量０．３〜１．
５ｃｃ／ｍｉｎ、真空度５×１０-4ｔｏｒｒ、基板温度
１６０〜２１５℃の条件で、膜厚５０ｍｍ程度に成膜
し、この成膜（以下、透明導電膜という）の｛４００｝
配向とシート抵抗との関係を調べたところ、図２に示す
結果が得られた。配向度の測定は、理学電機（株）製の
Ｘ線ディフラクトメータ（Ｘ線出力５０ｋＶ、１８０ｍ
Ａ）を用い、入射角を１°に固定して測定した。
【０００９】通常のＩＴＯ膜の場合には、基本的には立
方晶であり、（４００）／（２２２）配向の強度比は
０．２程度でランダムとなっている。この（４００）／
（２２２）配向の強度比がこれ以上、特に０．３程度以
上になると｛４００｝に優越配向されることになる。ま
た、シェラーの式を用いた結晶子サイズは、シート抵抗
５１Ω／□で９０ｎｍであり、シート抵抗９５Ω／□で
５０ｎｍであった。なお、透明導電膜中のＩｎ、Ｓｎ、
Ｏの割合は、Ｉｎで３５．８〜３６．３原子％であり、
Ｓｎで３．０〜３．４原子％であり、Ｏで６０．７〜６
０．８原子％であったが、シート抵抗との相関は認めら
れなかった。
方晶であり、（４００）／（２２２）配向の強度比は
０．２程度でランダムとなっている。この（４００）／
（２２２）配向の強度比がこれ以上、特に０．３程度以
上になると｛４００｝に優越配向されることになる。ま
た、シェラーの式を用いた結晶子サイズは、シート抵抗
５１Ω／□で９０ｎｍであり、シート抵抗９５Ω／□で
５０ｎｍであった。なお、透明導電膜中のＩｎ、Ｓｎ、
Ｏの割合は、Ｉｎで３５．８〜３６．３原子％であり、
Ｓｎで３．０〜３．４原子％であり、Ｏで６０．７〜６
０．８原子％であったが、シート抵抗との相関は認めら
れなかった。
【００１０】次に、図３は例えば画素数６４０×４８０
クラスの高精細液晶表示装置におけるゲートラインの抵
抗と遅延時間との関係を示す（オプトロニクス（１９９
１）Ｎｏ．９、Ｐ２０２）。この図３から明らかなよう
に、１ゲートパルス幅を約３０μｓｅｃとしたとき、遅
延時間を３μｓｅｃ以下とするには、ゲートラインの抵
抗Ｒを２ｋΩ以下とする必要がある。このため、従来の
Ａｌからなる配線（ゲートライン）の場合には、配線長
さｌが２０ｃｍ（対角１０インチ）であるので、配線膜
厚ｔを３００ｎｍ、配線幅ｗを１０μｍとすれば、配線
の固有抵抗ρは、ρ＝ｔｗＲ／ｌより３×１０-6Ω・ｃ
ｍとなる。そこで、膜厚ｔ＝５０ｎｍの透明導電膜によ
って同様の配線を形成するとすると、つまり従来のＡｌ
からなる配線の場合と同程度の固有抵抗ρを得るとする
と、シート抵抗σを、σ＝ρ／ｔより０．６Ω／□とす
る必要がある。
クラスの高精細液晶表示装置におけるゲートラインの抵
抗と遅延時間との関係を示す（オプトロニクス（１９９
１）Ｎｏ．９、Ｐ２０２）。この図３から明らかなよう
に、１ゲートパルス幅を約３０μｓｅｃとしたとき、遅
延時間を３μｓｅｃ以下とするには、ゲートラインの抵
抗Ｒを２ｋΩ以下とする必要がある。このため、従来の
Ａｌからなる配線（ゲートライン）の場合には、配線長
さｌが２０ｃｍ（対角１０インチ）であるので、配線膜
厚ｔを３００ｎｍ、配線幅ｗを１０μｍとすれば、配線
の固有抵抗ρは、ρ＝ｔｗＲ／ｌより３×１０-6Ω・ｃ
ｍとなる。そこで、膜厚ｔ＝５０ｎｍの透明導電膜によ
って同様の配線を形成するとすると、つまり従来のＡｌ
からなる配線の場合と同程度の固有抵抗ρを得るとする
と、シート抵抗σを、σ＝ρ／ｔより０．６Ω／□とす
る必要がある。
【００１１】しかるに、透明導電膜のシート抵抗σを
０．６Ω／□程度とするには、図２から見て（４００）
／（２２２）配向の強度比を０．４以上、結晶子サイズ
を１５０ｎｍ以上とすればよい。そこで、上述した成膜
条件において基板温度２００℃以上、酸素流量０．３ｃ
ｃ／ｍｉｎ以下としたところ、シート抵抗０．６Ω／□
程度の透明導電膜を形成することができた。また、シー
ト抵抗は酸素流量が少なくなるほど低くなることも分か
った。
０．６Ω／□程度とするには、図２から見て（４００）
／（２２２）配向の強度比を０．４以上、結晶子サイズ
を１５０ｎｍ以上とすればよい。そこで、上述した成膜
条件において基板温度２００℃以上、酸素流量０．３ｃ
ｃ／ｍｉｎ以下としたところ、シート抵抗０．６Ω／□
程度の透明導電膜を形成することができた。また、シー
ト抵抗は酸素流量が少なくなるほど低くなることも分か
った。
【００１２】このように、｛４００｝に優越配向された
酸化インジウム−錫からなる低抵抗の透明導電膜によ
り、ゲート電極４を含むゲートラインおよびドレイン電
極１０を含むドレインラインからなる配線を形成してい
るので、配線の抵抗を下げることができる。また、この
低抵抗の配線を上述した成膜条件により少ない工程数で
容易にかつ良好に形成することができる。さらに、ドレ
イン電極１０を含むドレインラインおよびソース電極１
１を形成すると同時に、同一の材料によって画素電極３
を形成することができるので、画素電極３の形成と同時
にドレイン電極１０を含むドレインラインおよびソース
電極１１を形成することができ、したがってドレイン電
極１０を含むドレインラインからなる配線をより一層少
ない工程数で形成することができる。また、ゲート電極
４を含むゲートライン、ドレイン電極１０を含むドレイ
ンライン、ソース電極１１および画素電極３を同一の金
属材料によって形成しているので、その金属材料専用の
成膜装置やエッチング装置等を用意すればよく、設備費
を低減することができ、また歩留まりの向上を図ること
ができる。
酸化インジウム−錫からなる低抵抗の透明導電膜によ
り、ゲート電極４を含むゲートラインおよびドレイン電
極１０を含むドレインラインからなる配線を形成してい
るので、配線の抵抗を下げることができる。また、この
低抵抗の配線を上述した成膜条件により少ない工程数で
容易にかつ良好に形成することができる。さらに、ドレ
イン電極１０を含むドレインラインおよびソース電極１
１を形成すると同時に、同一の材料によって画素電極３
を形成することができるので、画素電極３の形成と同時
にドレイン電極１０を含むドレインラインおよびソース
電極１１を形成することができ、したがってドレイン電
極１０を含むドレインラインからなる配線をより一層少
ない工程数で形成することができる。また、ゲート電極
４を含むゲートライン、ドレイン電極１０を含むドレイ
ンライン、ソース電極１１および画素電極３を同一の金
属材料によって形成しているので、その金属材料専用の
成膜装置やエッチング装置等を用意すればよく、設備費
を低減することができ、また歩留まりの向上を図ること
ができる。
【００１３】なお、上記実施例ではこの発明をアクティ
ブマトリックス型の液晶表示装置に適用した場合につい
て説明したが、これに限らず、単純マトリックス型の液
晶表示装置、ＥＬやＥＣＤ等の表示デバイス、フォトセ
ンサ（ラインセンサ、２次元センサ）等の受光デバイス
にも適用することができる。
ブマトリックス型の液晶表示装置に適用した場合につい
て説明したが、これに限らず、単純マトリックス型の液
晶表示装置、ＥＬやＥＣＤ等の表示デバイス、フォトセ
ンサ（ラインセンサ、２次元センサ）等の受光デバイス
にも適用することができる。
【００１４】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、｛４００｝に優越配向された酸化インジウ
ム−錫を含有する低抵抗の透明導電膜によって配線を形
成しているので、低抵抗の配線を少ない工程数で容易に
かつ良好に形成することができる。また、請求項２記載
の発明によれば、能動素子の電極およびその配線と画素
電極とを同一の材料によって形成しているので、画素電
極の形成と同時に能動素子の電極およびその配線を形成
することができ、したがって配線をより一層少ない工程
数で形成することができ、またその材料専用の成膜装置
やエッチング装置等を用意すればよく、設備費を低減す
ることができ、また歩留まりの向上を図ることができ
る。
明によれば、｛４００｝に優越配向された酸化インジウ
ム−錫を含有する低抵抗の透明導電膜によって配線を形
成しているので、低抵抗の配線を少ない工程数で容易に
かつ良好に形成することができる。また、請求項２記載
の発明によれば、能動素子の電極およびその配線と画素
電極とを同一の材料によって形成しているので、画素電
極の形成と同時に能動素子の電極およびその配線を形成
することができ、したがって配線をより一層少ない工程
数で形成することができ、またその材料専用の成膜装置
やエッチング装置等を用意すればよく、設備費を低減す
ることができ、また歩留まりの向上を図ることができ
る。
【図１】この発明の一実施例を適用したアクティブマト
リックス型の液晶表示装置の要部の断面図。
リックス型の液晶表示装置の要部の断面図。
【図２】｛４００｝配向とシート抵抗との関係を示す
図。
図。
【図３】高精細液晶表示装置におけるゲートラインの抵
抗と遅延時間との関係を示す図。
抗と遅延時間との関係を示す図。
【図４】従来のアクティブマトリックス型の液晶表示装
置の一部の断面図。
置の一部の断面図。
【符号の説明】 ２ 薄膜トランジスタ（能動素子） ３ 画素電極 ４ ゲート電極 １０ ドレイン電極 １１ ソース電極
Claims (3)
- 【請求項１】 ｛４００｝に優越配向された酸化インジ
ウム−錫を含有する透明導電膜からなる配線を有するこ
とを特徴とする配線を有する電子デバイス。 - 【請求項２】 薄膜トランジスタからなる能動素子と画
素電極と表示媒質とからなる画素をマトリックス状に配
列してなる表示部を備えた電子デバイスにおいて、 前記能動素子の電極およびその配線と前記画素電極と
を、｛４００｝に優越配向された酸化インジウム−錫を
含有する透明導電膜によって形成したことを特徴とする
配線を有する電子デバイス。 - 【請求項３】 請求項１または２記載の発明において、
前記透明導電膜のＸ線回折パターンによる（４００）／
（２２２）強度比が０．４以上であることを特徴とする
配線を有する電子デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31922493A JP3055384B2 (ja) | 1993-11-26 | 1993-11-26 | 配線を有する電子デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31922493A JP3055384B2 (ja) | 1993-11-26 | 1993-11-26 | 配線を有する電子デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152041A true JPH07152041A (ja) | 1995-06-16 |
| JP3055384B2 JP3055384B2 (ja) | 2000-06-26 |
Family
ID=18107796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31922493A Expired - Fee Related JP3055384B2 (ja) | 1993-11-26 | 1993-11-26 | 配線を有する電子デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055384B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7705360B2 (en) | 2008-04-21 | 2010-04-27 | Samsung Electronics Co., Ltd. | Array substrate for display device and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788028A (en) * | 1980-11-14 | 1982-06-01 | Asahi Glass Co Ltd | Formation of electrically conductive transparent film of indium oxide |
| JPH04173958A (ja) * | 1990-11-02 | 1992-06-22 | Nissin Electric Co Ltd | 透明導電性薄膜の形成方法 |
| JPH0784274A (ja) * | 1993-09-16 | 1995-03-31 | A G Technol Kk | 優先配向を有するｉｔｏ薄膜作成方法 |
-
1993
- 1993-11-26 JP JP31922493A patent/JP3055384B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5788028A (en) * | 1980-11-14 | 1982-06-01 | Asahi Glass Co Ltd | Formation of electrically conductive transparent film of indium oxide |
| JPH04173958A (ja) * | 1990-11-02 | 1992-06-22 | Nissin Electric Co Ltd | 透明導電性薄膜の形成方法 |
| JPH0784274A (ja) * | 1993-09-16 | 1995-03-31 | A G Technol Kk | 優先配向を有するｉｔｏ薄膜作成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7705360B2 (en) | 2008-04-21 | 2010-04-27 | Samsung Electronics Co., Ltd. | Array substrate for display device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055384B2 (ja) | 2000-06-26 |
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