JPH04353830A - 液晶表示装置用アレイ基板 - Google Patents

液晶表示装置用アレイ基板

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Publication number
JPH04353830A
JPH04353830A JP3128095A JP12809591A JPH04353830A JP H04353830 A JPH04353830 A JP H04353830A JP 3128095 A JP3128095 A JP 3128095A JP 12809591 A JP12809591 A JP 12809591A JP H04353830 A JPH04353830 A JP H04353830A
Authority
JP
Japan
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aluminum
wiring
address wiring
film
address
Prior art date
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Pending
Application number
JP3128095A
Other languages
English (en)
Inventor
Masayuki Dojiro
堂城 政幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPH04353830A publication Critical patent/JPH04353830A/ja
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  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
[発明の目的]
【0001】
【産業上の利用分野】この発明は、アクティブマトリク
ス型の液晶表示装置用アレイ基板の配線構成に関する。
【0002】
【従来の技術】絶縁性基板上に、例えば特開平1−29
1467号公報に示された、60〜85原子%のタンタ
ルを含むモリブデン・タンタル合金からなるアドレス配
線・電極材料をスパッタ法等の成膜法により堆積し、ド
ライエッチング等の方法によりテーパ加工を用いて形成
する。その後、ゲート絶縁膜と半導体膜を順次堆積し、
トランジスタ能動部、画素電極部、データ配線及びソー
ス・ドレイン電極を順次形成し、アクティブマトリクス
液晶表示用アレイ基板を構成していた。
【0003】この構成の基板では、表示面積がA4サイ
ズ程度で、このときのアドレス配線抵抗は、タンタル組
成比65原子%のモリブデン・タンタル合金膜で、膜厚
300nm、平均アドレス配線幅30μm、アドレス配
線長30cmのとき14kΩである。このアドレス配線
を使用したアドレス配線本数が500本程度の液晶表示
装置までは、アドレス信号の歪みによる表示特性不良は
見られず、良好な表示特性が得られた。
【0004】
【発明が解決しようとする課題】液晶表示装置の表示部
分が大画面化或いは高精細化されるに伴い、アドレス配
線が長くなることや、画素の開口率をほぼ一定にするた
めアドレス配線の幅が細くなることに起因して、アドレ
ス配線抵抗の高抵抗化が起こる。この結果、アドレス信
号の波形が歪み、信号の伝搬遅延が起こる。このことが
画像の不均一化となって現れ、画質低下を招くことにな
る。そこで、アドレス配線抵抗を低抵抗化する必要があ
る。アドレス配線抵抗値は、対角14インチ画面サイズ
で画素数800×1000(アドレス配線数800本)
のときに、シミュレーションによると約0.3Ω/□以
下としなければならない。これはスパッタ法でのアルミ
ニウムの体積抵抗率を3μΩcmと仮定すれば、約10
0nm以上の膜厚があればよいということになる。
【0005】しかしながら、アドレス配線の材料として
アルミニウムを用いた場合には、アルミニウムがアレイ
作製プロセスで採用されるエッチング処理等において同
時にエッチングされやすく且つ200℃以上の熱処理で
ヒロックが発生しやすいことから、不都合が生じていた
。[発明の構成]
【0006】
【課題を解決するための手段】この発明では、アドレス
配線の構造をアルミニウムとその表層がアルミニウム合
金で覆われた構造にする。この合金化は450℃以下の
温度で行われ、ガラス基板でのプロセスに適応できる温
度範囲である。合金化アドレス配線の形成方法は、アル
ミニウムによりアドレス配線を形成し、その上にスパッ
タ法等の方法によりアルミニウムと合金化させる金属を
数百nmほど堆積させる。その後、真空炉中での熱アニ
ール、窒素による熱アニール及びレーザーアニール等に
より、450℃以下の温度で数百nm程度、アルミニウ
ム表面に合金層を形成する。その後、合金に使用した金
属とアルミニウム合金との選択エッチングとして、それ
ぞれの金属に応じて異なる方法を用いて、上部金属を除
去する。これにより、表層をアルミニウム合金で覆われ
たアルミニウム・アドレス配線を形成する。
【0007】
【作用】上記構成で、例えばアルミニウム膜厚200n
mとして形成したアドレス配線の抵抗は、モリブデン・
タンタル単層で膜厚300nmのアドレス配線の抵抗に
比べて約1/9となり、低抵抗化を図ることができる。 また、合金金属に高融点金属を用いることにより、アル
ミニウムより耐酸性に優れたアドレス配線が可能となる
。更に、アルミニウム表面の合金化より、低温(200
℃以上)での熱処理によるアルミニウムのヒロックを防
ぐことができる。
【0008】
【実施例】以下、この発明の詳細を図面を参照して説明
する。
【0009】図1はこの発明の一実施例を用いたアクテ
ィブマトリクス型液晶表示装置の等価回路図である。図
1において、絶縁性基板1上に、アドレス配線2とデー
タ配線3がマトリクス状に配設されている。そして、ア
ドレス配線2とデータ配線3の交差部に、アモルファス
シリコン(a−Si)膜を有するTFT4が形成されて
いる。更に、TFT4のドレインはデータ配線3に接続
され、ゲートはアドレス配線2に接続されている。また
、TFT4のソースには、各画素の透明画素電極5と液
晶容量6及び補助容量7が接続されている。
【0010】図2は図1に示した実施例におけるTFT
部を示す断面図であり、図1と対応する部分には同一の
符号を付してある。図2において、製造工程に従って説
明する。まず、例えばプラズマCVD法によるSiOx
 膜付きガラスからなる絶縁性基板1上に、スパッタ法
により、アルミニウム膜8を200nm堆積させる。こ
のとき、アルミニウム膜8はアルミ合金例えば銅1原子
%、シリコン0.5原子%含むアルミニウム膜でも可能
である。このアルミニウム膜8上に、フォトリソグラフ
ィを用いてゲート電極を含むアドレス配線パターンを形
成し、燐酸+硝酸+酢酸の混酸を続いてアルミニウムの
エッチングを行い、アドレス配線パターンを作製させる
。その後、スパッタ法により、タンタル膜を100nm
堆積させる。次に、窒素雰囲気中400℃で1時間アニ
ールして、50nm程度アルミニウムとタンタルの合金
層9を形成させる。その後、アルミニウムと反応してい
ない表層及びSiOx 膜上のタンタルを、CF4 +
O2 系のドライエッチング法で除去する。このドライ
エッチングにおいては、アルミニウム及び合金化したア
ルミニウム合金をエッチングしない。このとき、補助容
量の電極(図示せず)も同時に形成される。これにより
、アルミニウムの表層が合金化されたアドレス配線が形
成できる。
【0011】続いて、プラズマCVD法によりSiOx
 膜10、SiNx 膜11、a−Si(アモルファス
シリコン)膜12及びSiNx 膜13を連続堆積させ
る。次に、上層のSiNx 膜13をパターニングし、
前処理後に、ソ―ス・ドレイン電極のコンタクトとして
n+ a−Si膜14をプラズマCVD法により堆積さ
せる。次に、a−Si膜12をパターニングし、例えば
ITO(Indium Tin Oxide)膜からな
る透明画素電極5を形成する。ここで、透明画素電極5
は補助容量の一方の電極の一部としても使用する。続い
て、アドレス配線2のパッド部(図示せず)の開口を、
HF系エッチング液で行う。次に、スパッタ法によりク
ロム、アルミニウム及びクロムの3層を堆積させ、これ
を図1に示すデ―タ配線3、及びソ―ス電極15とドレ
イン電極16として形成する。この後、RIE(Rea
ctiveIon Etching )により、a−S
i膜12のチャネル部と対向するn+ a−Si膜14
を除去する。次に、保護膜として、プラズマCVD法に
よりSiNx 膜17を形成し、液晶表示装置用アレイ
基板が完成する。
【0012】この実施例において、アドレス配線抵抗は
、平均アドレス配線幅を30μm、アドレス配線長を2
0cmとしたときに、約1kΩとなり、これと同じ配線
幅・配線長で膜厚3000オングストロームのモリブデ
ン・タンタル膜からなるアドレス配線抵抗は約9kΩと
なるので、アドレス配線抵抗を従来に比べ1/9に低減
することができた。また、アドレス配線のアルミニウム
表面をタンタルで合金化することにより、アルミニウム
単独の場合に比べ耐酸性に優れるようになり、また、低
温(200℃以上)での熱処理によるアルミニウムのヒ
ロックを防ぐことができた。
【0013】次に、この発明の他の実施例について述べ
る。この実施例では、前の実施例と同様に、アルミニウ
ムからなるアドレス配線パターンを形成した後に、スパ
ッタ法により、前の実施例におけるタンタル膜に代えて
クロム膜を100nm堆積させる。次に、窒素雰囲気中
400℃で1時間アニールして、50nm程度アルミニ
ウムとクロムの合金層を形成させる。その後、アルミニ
ウムと反応しない表層及びSiOx 膜上のクロムを、
硝酸第二セリウムアンモニウム+次亜塩素酸系のエッチ
ング液で除去する。この液はアルミニウム及び合金化し
たアルミニウム合金をエッチングしない。これ以降は、
前の実施例と同様の工程を実施することにより、液晶表
示装置用アレイ基板が完成する。この実施例においても
、前の実施例と同様の効果を有することが確認できた。 なお、アルミニウムの合金化に用いる金属としては、今
までに述べたタンタルやクロム以外にチタン等であって
もよい。
【0014】
【発明の効果】この発明は、アルミニウム膜とその表層
を合金化する構造を用いたことにより、アドレス配線抵
抗は低抵抗となり、液晶表示装置の大画面化・高精細化
を図ることが可能となる。
【図面の簡単な説明】
【図1】この発明の一実施例を用いたアクティブマトリ
クス型液晶表示装置の等価回路図である。
【図2】この発明の一実施例におけるTFT部の断面図
である。
【符号の説明】
1……絶縁性基板2……アドレス配線3……データ配線
4……TFT5……透明画素電極8……アルミニウム膜
9……合金層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  絶縁性基板上にアドレス配線とデータ
    配線をマトリクス状に形成し、この交点に薄膜トランジ
    スタ及び透明画素電極を配置してなる液晶表示装置用ア
    レイ基板において、前記アドレス配線はアルミニウム金
    属と、このアルミニウム金属の表層部を覆うように形成
    されたアルミニウム合金金属との積層構造からなること
    を特徴とする液晶表示装置用アレイ基板。
JP3128095A 1991-05-31 1991-05-31 液晶表示装置用アレイ基板 Pending JPH04353830A (ja)

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JP3128095A JPH04353830A (ja) 1991-05-31 1991-05-31 液晶表示装置用アレイ基板

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811835A (en) * 1995-08-23 1998-09-22 Kabushiki Kaisha Toshiba Thin-film transistor with edge inclined gates and liquid crystal display device furnished with the same
KR100311213B1 (ko) * 1999-06-29 2001-11-02 박종섭 고개구율 및 고투과율 액정 표시 장치 및 그 제조방법

Cited By (3)

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US6235561B1 (en) 1995-08-23 2001-05-22 Kabushiki Kaisha Toshiba Method of manufacturing thin-film transistors
KR100311213B1 (ko) * 1999-06-29 2001-11-02 박종섭 고개구율 및 고투과율 액정 표시 장치 및 그 제조방법

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