JPH07151789A - 波形のデジタル記録装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタルオシロスコープ等の波形をデジタル
記録装置の主となる部品はＩＣメモリである。従来のデ
ジタルオシロスコープに用いらていたメモリには、アド
レス回路が不可欠であり、波形データの書き込み読み出
しの際に必ずアドレス回路が必要となり、これらの回路
規模が大きな割合を占めていた。この問題を解決する。 【構成】前記メモリの代わりにテレビジョン関係のライ
ンメモリ、フィールドメモリ等のシリアルメモリを使用
する。これらのメモリはアドレス回路を内蔵しており、
波形データの書き込み読み出しアドレス回路が不要とな
り、回路規模の縮小が実現でき、かつ制御が簡単にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は被観測信号波形をデジタ
ル信号として記録するデジタルオシロスコープ等のデジ
タル記録装置に関するものである。

【０００２】

【従来の技術】デジタルオシロスコープ等の波形をデジ
タル記録する装置の主となる部品はＩＣメモリである。
従来の記録装置に用いらていたメモリには、アドレス回
路が不可欠であり、波形データの書き込み読み出しの際
に必ずアドレス回路が必要となり、これらの回路規模が
大きな割合を占めていた。この問題を解決するため前記
メモリの代わりにテレビジョン関係のラインメモリ、フ
ィールドメモリ等のシリアルメモリを使用する。これら
のメモリはアドレス回路を内蔵しており、波形データの
書き込み読み出しアドレス回路が不要となり、回路規模
の縮小が実現でき、かつ制御が簡単になる。

【０００３】従来の波形のデジタル記録装置の一例を図
４に示す。同図において、１は入力波形信号、２はＡ／
Ｄ変換器、３は波形データメモリ、４はμＣＰＵ、５は
表示メモリ、６はクロックジェネレータ、７はサンプリ
ングカウンタ、８はトリガ信号、９はトリガ回路、１０
はサンプリングカウンタクロックゲート、１１はメモリ
ライトクロックゲート、１２はアドレスカウンタ、１３
はアドレス出力バッファ、１４はアドレスカウンタデー
タ入力バッファ、１５はアドレス出力バッファセレクト
用ゲートである。

【０００４】この動作は、まず波形データ記録準備とし
て、サンプリングカウンタ７にサンプルするデータを設
定する。メモリ３の書き込みアドレス制御をアドレスカ
ウンタ１２としアドレス出力バッファ１３はゲート１５
によりオフとしておく。次にトリガ回路９をトリガイネ
ーブルとする。以上の設定は、全てμＣＰＵ４から行な
う。以上の準備の後、トリガ信号８が入力されるとトリ
ガ回路９はトリガードとなり、ゲート１０をオンとしク
ロックジェネレータ６からのクロックがサンプリングカ
ウンタ７に伝達され、サンプリングカウンタ７はダウン
カウントする。この間Ａ／Ｄ変換器２はクロックジェネ
レータ６からのクロックによりアナログデジタル変換
し、デジタルデータをメモリ３に伝達する。また、ライ
トクロックはゲート１１を通しメモリ３に伝達されデジ
タルデータはメモリ３に書き込まれる。一方、メモリ３
のアドレスはゲート１１を通ったクロックにより、アド
レスカウンタ１２がカウントアップされ、メモリ３に伝
達される。以上のような一連の動作により波形データの
デジタル記録が行なわれる。次にサンプリングカウンタ
７がターミナルカウントに達すると、クロックゲート１
１をオフとし、メモリ３の書き込み動作は停止する。ま
た、アドレスカウンタ１２のクロックも停止する。この
状態においてμＣＰＵ４はサンプリングカウンタ７のス
テータスを読み込んで書き込み終了を検知する。μＣＰ
Ｕ４は書き込み終了を検知するとアドレスカウンタ１２
の最終アドレスを入力バッファ１４を通し読み取る。次
にメモリ３のアドレスをμＣＰＵ４の制御下とすするた
め、アドレスカウンタ１２の出力をオフとし出力バッフ
ァ１３をオンとする。この状態でμＣＰＵ４は所定のア
ドレスとデータリードクロックをメモリ３に伝達し、デ
ジタル波形データを読み取り表示メモリ５に移しかえ
る。以上述べた如く、メモリ３のアドレス制御は繁雑で
あり、また、その制御回路は回路規模を大きくしてい
た。

【０００５】

【発明が解決しようとする課題】前述の従来技術にはメ
モリのアドレス制御回路規模が大きくなり、その制御も
繁雑になるという欠点がある。本発明はこの欠点を解決
するためアドレス制御回路の簡略化を図り、その制御も
簡単にすることを目的とする。

【０００６】

【課題を解決するための手段】本発明は上記目的を達成
するため、テレビジョン用のラインメモリ又はフィール
ドメモリ等のシリアルアクセスメモリがアドレス制御回
路を内蔵していることに着目し、シリアルメモリを従来
の波形データメモリの代わりに使用し、アドレス制御回
路を簡略化し、制御を簡単にしたものである。

【０００７】

【作用】その結果、波形データ記録回路のメモリアドレ
ス制御回路が不要となり、回路規模の縮小化、また、メ
モリ制御を簡単にすることができる。

【０００８】

【実施例】以下に本発明の実施例をデジタルストレージ
オシロスコープを例に図１、図２、図３を用い説明す
る。

【０００９】図１は実施例のブロック図、図２はシリア
ルメモリのブロック図、図３はＣＰＵのフローチャート
である。

【００１０】１は被観測入力波形信号、２はＡ／Ｄ変換
器、１５はシリアルメモリ、４はμＣＰＵ、５は表示メ
モリで図示しないＣＲＴ等の表示器に接続されている。
６はクロックジェネレータ、７はサンプリングカウン
タ、８はトリガ信号、９はトリガ回路、１０はサンプリ
ングカウンタクロックゲート、１１はシリアルメモリラ
イトクロックゲート、１２はシリアルメモリリードクロ
ックゲートである。

【００１１】この動作は、まず波形データ記録準備とし
てサンプリングカウンタ７にサンプルするデータ数を設
定する。次にトリガ回路９をトリガイネーブルとする。
次にシリアルメモリ１５のライト、リードライトアドレ
スを”０”リセットする。以上の設定はμＣＰＵ４から
行う。

【００１２】以上の準備の後、トリガ信号８が入力され
るとトリガ回路９はトリガードとなり、ゲート１０をオ
ンとし、クロックジェネレータ６からのクロックがサン
プリングカウンタ７に伝達されカウントダウンを開始す
る。この間Ａ／Ｄ変換器２はクロックジェネレータ６か
らのクロックによりＡ／Ｄ変換し、デジタルデータをシ
リアルメモリ１５に伝達する。また、クロックはゲート
１１を通じシリアルメモリ１５にライトクロックとして
伝達され、デジタルデータは書き込まれる。一方、シリ
アルメモリ１５のライトアドレスは内臓カウンタにより
カウントアップする。

【００１３】また、リードアドレスはライトクロックが
ゲート１２を通し伝達されるため、ライト動作と同時に
リードアドレスも一緒にカウントアップされる。

【００１４】次にサンプリングカウンタ７がターミナル
カウントに達するとクロックゲート１１をオフとし、シ
リアルメモリ１５の書き込み動作が停止する。この状態
においてμＣＰＵ４はサンプリングカウンタ７のステー
タスを読み込んで書き込み終了を検知する。そして、μ
ＣＰＵ４その状態からシリアルメモリ１５の所定の数の
リードクロックをシリアルメモリ１５へゲート１２を通
し伝達することにより書き込みを停止したアドレスの次
のアドレスからデータを読み込んで表示メモリ５へ移し
かえる。以上の一連の動作により、波形データを記録
し、表示メモリへ移すことができる。図３は以上のμＣ
ＰＵ４の処理フローチャートと、シリアルメモリ１５の
動作フローチャートである。

【００１５】シリアルメモリ１５の構造は図２に示すと
おりで、１’はデジタル入力データで１６は入力バッフ
ァで１７はメモリで１８は出力バッファで１９はライト
クロックで２０はライトアドレスカウンタで２１はリー
ドクロックで２２はリードアドレスカウンタで２３は出
力データである。

【００１６】シリアルメモリの特徴は、ライトアドレス
カウンタ２０とリードアドレスカウンタ２２を内蔵して
おり、それぞれがライトクロック１９又はリードクロッ
ク２１により独立にシリアルに動作することである。

【００１７】シリアルメモリのライトクロック動作はラ
イトクロック１９によりライトアドレスカウンタ２０が
動作し、メモリ１７に対してライトアドレスを指定し入
力データ１’は入力バッファ１６を通してメモリ１７に
伝達されデータが書き込まれる。ふたたびライトクロッ
ク１９が入力されるとライトアドレスカウンタ２０はメ
モリ１７のライトアドレスをインクリメントする。この
ようにメモリ１７には時系列データが順次格納される。

【００１８】一方、リード動作も同様にリードクロック
２１によりリードアドレスカウンタ２２が動作しメモリ
１７に対してリードアドレスを指定し、読みだされたデ
ータは出力バッファ１８を通して出力データ２３が出力
される。ふたたびリードクロック２１が入力されるとリ
ードアドレスカウンタ２２はメモリ１７のリードアドレ
スをインクリメントする。このようにしてメモリ１７の
データはリードクロック２１により時系列データが順次
読みだされる。

【００１９】なお、シリアルメモリはテレビ信号を高速
で格納、読み出す目的で開発されたもので時系列なデー
タを順序良く格納するのに適したメモリである。

【００２０】シリアルメモリには、デジタルテレビまた
はＶＴＲ用の１走査線分のデータを格納できるラインメ
モリと１画面分のデータを格納できるフィールドメモリ
とがある。

【００２１】

【発明の効果】本発明によれば波形メモリのアドレス制
御回路が不要となり波形メモリ回りの回路規模を縮小す
ることができ、かつ制御も簡単にすることができる。ひ
いては、デジタルストレージオシロスコープ等の波形デ
ータ記録再生装置を安価、軽量、小型化することにも寄
与することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図

【図２】本発明の実施例に用いるシリアルメモリのブロ
ック図

【図３】本発明の実施例に用いるμＣＰＵの動作フロー
チャート

【図４】従来例のブロック図

【符号の説明】

２ Ａ／Ｄ変換器、３ メモリ、４ μＣＰＵ、５ 表
示メモリ、７ サンプリングカウンタ、１２ アドレス
カウンタ、１３ アドレス出力バッファゲート、１４
アドレスカウンタ値入力バッファゲート、１５ シリア
ルメモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号をデジタル信号に変換するＡ／
   Ｄ変換回路と、 該Ａ／Ｄ変換回路からのデジタル信号
   が印加されるライトアドレスカウンタ及びリードアドレ
   スカウンタを有するシリアルメモリと、 該シリアルメ
   モリに取込むべき前記デジタル信号のサンプル量を設定
   するサンプリングカウンタと、 上記入力信号に応答し
   かつ該サンプリングカウンタのカウント開始を制御する
   ためのトリガ回路と、 上記シリアルメモリから読み出
   された上記デジタル信号を記憶する表示メモリと、 該
   表示メモリ、上記シリアルメモリのライトアドレスカウ
   ンタ及びリードアドレスカウンタ、上記サンプリングカ
   ウンタ及び上記トリガ回路を制御するための制御装置と
   を有することを特徴とする波形のデジタル記録装置。