JPH071483B2 - キャッシュメモリ - Google Patents
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- JPH071483B2 JPH071483B2 JP63221559A JP22155988A JPH071483B2 JP H071483 B2 JPH071483 B2 JP H071483B2 JP 63221559 A JP63221559 A JP 63221559A JP 22155988 A JP22155988 A JP 22155988A JP H071483 B2 JPH071483 B2 JP H071483B2
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第１図との対応関係 II.実施例の構成 （ｉ）システム全体の構成 （ii）キャッュメモリの構成 III.実施例の動作 （ｉ）ヒットの場合 （ii）キャッシュミスの場合 IV.実施例のまとめ V.発明の変形態様 発明の効果 〔概〕 キャッシュメモリに関し、 ハードウェア構成を複雑にすることなく格納容量を大き
くすることを目的とし、 データブロックを主記憶装置における格納アドレスに対
応した格納場所に格納する複数のデータ格納手段と、複
数のデータ格納手段のそれぞれに対応して設けられ、格
納アドレスの一部を第１タグ情報として格納するタグ情
報格納領域を有し、この第１タグ情報と処理装置が主記
憶装置の該当領域を指定するために出力する指定アドレ
スの一部である第２タグ情報とに基づいてデータ格納手
段に格納されたデータブロックの検索動作を制御する検
索制御手段と、第１タグ情報の一部に対応する指定アド
レスの一部に基づいて、複数のデータ格納手段と複数の
検索制御手段の何れか１つずつを選択する選択手段とを
具え、選択手段によって選択されたデータ格納手段に対
する読み出しおよび書き込みが有効となるように構成す
る。
くすることを目的とし、 データブロックを主記憶装置における格納アドレスに対
応した格納場所に格納する複数のデータ格納手段と、複
数のデータ格納手段のそれぞれに対応して設けられ、格
納アドレスの一部を第１タグ情報として格納するタグ情
報格納領域を有し、この第１タグ情報と処理装置が主記
憶装置の該当領域を指定するために出力する指定アドレ
スの一部である第２タグ情報とに基づいてデータ格納手
段に格納されたデータブロックの検索動作を制御する検
索制御手段と、第１タグ情報の一部に対応する指定アド
レスの一部に基づいて、複数のデータ格納手段と複数の
検索制御手段の何れか１つずつを選択する選択手段とを
具え、選択手段によって選択されたデータ格納手段に対
する読み出しおよび書き込みが有効となるように構成す
る。
本発明は、情報処理システムにおいて、データのアクセ
ス（読み出し，書き込み）を高速に行なうために設けら
れるキャッシュメモリに関するものである。
ス（読み出し，書き込み）を高速に行なうために設けら
れるキャッシュメモリに関するものである。
キャッシュメモリにおいては、情報処理システムの主記
憶装置内の一定量の情報が、その情報の主記憶装置内の
格納場所と対応するように、キャッシュメモリ内のデー
タメモリ部に格納されている。
憶装置内の一定量の情報が、その情報の主記憶装置内の
格納場所と対応するように、キャッシュメモリ内のデー
タメモリ部に格納されている。
主記憶装置におけるアドレスとこのデータメモリ部内の
アドレスとを対応させる方法の一つとして４ウェイセッ
トアソシアティブ方式がある。
アドレスとを対応させる方法の一つとして４ウェイセッ
トアソシアティブ方式がある。
第４図は、４ウェイセットアソシアティブ方式を用いた
キャッュメモリの構成図である。
キャッュメモリの構成図である。
ここで、情報処理システムのマイクロプロセッサ（MP
U）が扱うアドレス空間は、20ビットであるものとし、
例えば図のように上位８ビットをタグ部，次の８ビット
をインデックス部，下位の４ビットをワードセレクト部
と称する。
U）が扱うアドレス空間は、20ビットであるものとし、
例えば図のように上位８ビットをタグ部，次の８ビット
をインデックス部，下位の４ビットをワードセレクト部
と称する。
また、主記憶装置内において格納アドレスのタグ部で指
定される記憶領域をセクタと称し、このセクタ内には、
16ワードからなるデータブロックが256セット含まれて
いるものとする。
定される記憶領域をセクタと称し、このセクタ内には、
16ワードからなるデータブロックが256セット含まれて
いるものとする。
キャッシュデータRAM420のキャッシュデータ格納部421
は、４ウェイのバンクからなり、各ウェイはそれぞれ16
ワードのデータ長を持つ256セットのエントリから構成
され、全体として32Kバイト（１ワードを２バイトとす
る）の容量を持っている。キャッシュデータ格納部421
は、主記憶装置内における格納アドレスのインデックス
部に対応したセットアドレスのエントリにデータブロッ
クを格納する。
は、４ウェイのバンクからなり、各ウェイはそれぞれ16
ワードのデータ長を持つ256セットのエントリから構成
され、全体として32Kバイト（１ワードを２バイトとす
る）の容量を持っている。キャッシュデータ格納部421
は、主記憶装置内における格納アドレスのインデックス
部に対応したセットアドレスのエントリにデータブロッ
クを格納する。
各エントリに格納されたデータブロックが含まれている
セクタを指定するアドレスのタグ部は、タグ情報として
タグデータ格納部410に格納される。
セクタを指定するアドレスのタグ部は、タグ情報として
タグデータ格納部410に格納される。
例えば、キャッシュデータ格納部421の１ウェイのセッ
トアドレス“1FH"（“H"は16進数を表す添え字）のエン
トリに格納されているデータブロックのタグ情報は、タ
グデータ格納部410の１ウェイのセットアドレス“1FH"
に格納される。
トアドレス“1FH"（“H"は16進数を表す添え字）のエン
トリに格納されているデータブロックのタグ情報は、タ
グデータ格納部410の１ウェイのセットアドレス“1FH"
に格納される。
例えばMPUがアドレス“3A1FAH"を参照した場合、インデ
ックス部“1FH"がタグデータ格納部410およびキャッシ
ュデータ格納部421にセットアドレスとして入力され
る。
ックス部“1FH"がタグデータ格納部410およびキャッシ
ュデータ格納部421にセットアドレスとして入力され
る。
このアドレスのインデックス部に基づいて、キャッシュ
データ格納部421の各ウェイからデータブロックＡｈ,A
ｍ,Aｋ,Aｎが検索され、データセレクタ422に導入され
る。
データ格納部421の各ウェイからデータブロックＡｈ,A
ｍ,Aｋ,Aｎが検索され、データセレクタ422に導入され
る。
また同様にして、タグデータ格納部410の各ウェイから
タグ情報“01H",“1FH",“3AH",“F0H"が検索される。
タグ情報“01H",“1FH",“3AH",“F0H"が検索される。
このタグ情報は、それぞれ４つの比較器412a,412b,412
c,412dにより、MPUが参照したアドレスのタグ部“3AH"
とを比較される。この比較結果に基づいて、デコーダ41
3は例えばキャッシュデータ格納部421の３ウェイを特定
するヒットコードを生成し、このヒットコードに基づい
て、データセレクタ422は４つのデータブロックＡｈ,A
ｍ,Aｋ,Aｎの中からデータブロックＡｋを選択する。更
に、データセレクタ422は、ワードセレクト部“AH"に基
づいて、データブロックＡｋの中から該当する１ワード
のデータを選択する。
c,412dにより、MPUが参照したアドレスのタグ部“3AH"
とを比較される。この比較結果に基づいて、デコーダ41
3は例えばキャッシュデータ格納部421の３ウェイを特定
するヒットコードを生成し、このヒットコードに基づい
て、データセレクタ422は４つのデータブロックＡｈ,A
ｍ,Aｋ,Aｎの中からデータブロックＡｋを選択する。更
に、データセレクタ422は、ワードセレクト部“AH"に基
づいて、データブロックＡｋの中から該当する１ワード
のデータを選択する。
また、オアゲート414は、４つの比較器412a〜412dの出
力の論理和をとってヒット信号を生成し、このヒット信
号に基づいて、制御部430はヒット，キャッシュミスを
判定する。
力の論理和をとってヒット信号を生成し、このヒット信
号に基づいて、制御部430はヒット，キャッシュミスを
判定する。
ヒットの場合は、制御部430によって出力されるデータ
イネーブル信号により、データセレクタ422によって選
択されたデータは有効となってデータバスに出力され
る。
イネーブル信号により、データセレクタ422によって選
択されたデータは有効となってデータバスに出力され
る。
キャッシュミスの場合は、制御部430は置き換えアルゴ
リズムに基づいて、キャッシュデータ格納部421および
タグデータ格納部410の内容の更新を行なう。この際
に、制御部430が出力するライト信号により、それぞれ
タグ情報およびデータブロックの書き込みが有効とな
る。
リズムに基づいて、キャッシュデータ格納部421および
タグデータ格納部410の内容の更新を行なう。この際
に、制御部430が出力するライト信号により、それぞれ
タグ情報およびデータブロックの書き込みが有効とな
る。
上述のような４ウェイのタグデータ格納部および比較
器，デコーダなどで構成されるヒット判定部は、１チッ
プのLSIにまとめられ、タグLSIとして発表されている。
器，デコーダなどで構成されるヒット判定部は、１チッ
プのLSIにまとめられ、タグLSIとして発表されている。
また、近年、MPUを用いたパーソナルコンピュータなど
の情報処理システムにおいてもキャッシュメモリを具え
るようになってきている。このようなシステムにおいて
は、キャッシュメモリを上述したようなタグLSIを用い
て構成することは、装置の小型化などの点で有効であ
る。
の情報処理システムにおいてもキャッシュメモリを具え
るようになってきている。このようなシステムにおいて
は、キャッシュメモリを上述したようなタグLSIを用い
て構成することは、装置の小型化などの点で有効であ
る。
ところで、該当するデータブロックがキャッシュデータ
格納部421に格納されていて、ヒットする確率が高いほ
ど、データの読み出し，書き込みの高速化が可能となる
ため、ヒット率を高くするためにキャッシュメモリの容
量を大きくすることが望まれていた。
格納部421に格納されていて、ヒットする確率が高いほ
ど、データの読み出し，書き込みの高速化が可能となる
ため、ヒット率を高くするためにキャッシュメモリの容
量を大きくすることが望まれていた。
そこで、第５図のように、上述したタグLSIとキャッシ
ュデータRAMを２個ずつ用いて容量64Kバイトのキャッシ
ュメモリを構成することが考えられる。
ュデータRAMを２個ずつ用いて容量64Kバイトのキャッシ
ュメモリを構成することが考えられる。
ここで、図のようにアドレスの上位７ビットをタグ部，
次の１ビットをサブインデックス部と称する。
次の１ビットをサブインデックス部と称する。
導入されたアドレスのインデックス部とタグ部とに基づ
いて、タグLSI510a,510bにより生成されたヒット信号Ｓ
ha,ShbとヒットコードＣha,Chbは、マルチプレクサ504
により、サブインデックス部に基づいて、それぞれの何
れか一方が選択され、ヒット信号Sh,ヒットコードＣと
して出力される。
いて、タグLSI510a,510bにより生成されたヒット信号Ｓ
ha,ShbとヒットコードＣha,Chbは、マルチプレクサ504
により、サブインデックス部に基づいて、それぞれの何
れか一方が選択され、ヒット信号Sh,ヒットコードＣと
して出力される。
キャッシュデータRAM20a,520bは、インデックス部とヒ
ットコードＣおよびワードセレクト部とに基づいて、該
当する１ワードのデータを検索する。
ットコードＣおよびワードセレクト部とに基づいて、該
当する１ワードのデータを検索する。
また、反転されたサブインデックス部に基づいて、タグ
LSI510aおよびキャッシュデータRAM520aに対する書き込
みおよびキャッシュデータRAM520aからのデータの出力
動作が制御される。
LSI510aおよびキャッシュデータRAM520aに対する書き込
みおよびキャッシュデータRAM520aからのデータの出力
動作が制御される。
タグLSI510bおよびキャッシュデータRAM520bは、サブイ
ンデックス部に基づいて、同様に制御される。
ンデックス部に基づいて、同様に制御される。
ところで、上述した方式においては、サブインデックス
部のビット情報は、タグLSIおよびキャッシュデータRAM
の組合せの切り換えのみに用いられており、タグ情報に
は含まれていない。したがって、この場合には、２つの
タグLSIにおいて同時にヒットと判定される可能性があ
るので、サブインデックス部のビット情報に応じて、２
つのタグLSIからのヒット信号およびヒットコードのい
ずれかを選択する必要が生じる。
部のビット情報は、タグLSIおよびキャッシュデータRAM
の組合せの切り換えのみに用いられており、タグ情報に
は含まれていない。したがって、この場合には、２つの
タグLSIにおいて同時にヒットと判定される可能性があ
るので、サブインデックス部のビット情報に応じて、２
つのタグLSIからのヒット信号およびヒットコードのい
ずれかを選択する必要が生じる。
つまり、上述したように、サブインデックス部のビット
情報に応じて、２つのキャッシュデータRAMに単純にデ
ータを分散して格納しただけでは、対応するタグLSIか
らのヒット信号やヒットコードの選択のために、ハード
ウェア構成が複雑となる。また、このような選択処理に
は、マルチプレクサのように遅延を生じる素子を用いる
必要があり、このためにキャッシュメモリの動作が遅く
なるという欠点を有する。
情報に応じて、２つのキャッシュデータRAMに単純にデ
ータを分散して格納しただけでは、対応するタグLSIか
らのヒット信号やヒットコードの選択のために、ハード
ウェア構成が複雑となる。また、このような選択処理に
は、マルチプレクサのように遅延を生じる素子を用いる
必要があり、このためにキャッシュメモリの動作が遅く
なるという欠点を有する。
本発明は、このような点にかんがみて創作されたもので
あり、ハードウェアの構成が簡単で、容量の大きいキャ
ッシュメモリを提供することを目的としている。
あり、ハードウェアの構成が簡単で、容量の大きいキャ
ッシュメモリを提供することを目的としている。
第１図は、本発明のキャッシュメモリの原理ブロック図
である。
である。
図において、複数のデータ格納手段111は、データブロ
ックを主記憶装置における格納アドレスに対応した格納
場所に格納する。
ックを主記憶装置における格納アドレスに対応した格納
場所に格納する。
検索制御手段120は、複数のデータ格納手段111のそれぞ
れに対応して設けられ、格納アドレスの一部を第１タグ
情報として格納するタグ情報格納領域121を有し、この
第１タグ情報と処理装置が主記憶格納の該当領域を指定
するために出力する指定アドレスの一部である第２タグ
情報とに基づいてデータ格納手段111に格納されたデー
タブロックの検索動作を制御する。
れに対応して設けられ、格納アドレスの一部を第１タグ
情報として格納するタグ情報格納領域121を有し、この
第１タグ情報と処理装置が主記憶格納の該当領域を指定
するために出力する指定アドレスの一部である第２タグ
情報とに基づいてデータ格納手段111に格納されたデー
タブロックの検索動作を制御する。
選択手段131は、第１タグ情報の一部に対応する指定ア
ドレスの一部に基づいて、複数のデータ格納手段111と
複数の検索制御手段120の何れか１つずつを選択する。
ドレスの一部に基づいて、複数のデータ格納手段111と
複数の検索制御手段120の何れか１つずつを選択する。
従って、全体として、選択手段131によって選択された
データ格納手段111に対応する読み出しおよび書き込み
が有効となるように構成する。
データ格納手段111に対応する読み出しおよび書き込み
が有効となるように構成する。
選択手段131により、第１タグ情報の一部に対応する指
定アドレスの一部（以下サブインデックス部と称する）
に基づいて、検索制御手段120とこれに対応するデータ
格納手段111が選択される。
定アドレスの一部（以下サブインデックス部と称する）
に基づいて、検索制御手段120とこれに対応するデータ
格納手段111が選択される。
これにより、選択されたデータ格納手段111に対するデ
ータブロックの読み出しが有効となり、対応する検索制
御手段120による制御に基づいて、該当するデータブロ
ックが検索されて出力される。
ータブロックの読み出しが有効となり、対応する検索制
御手段120による制御に基づいて、該当するデータブロ
ックが検索されて出力される。
また、該当するデータブロックが選択されたデータ格納
手段111に格納されていない場合は、このデータ格納手
段111に対する書き込みが有効となる。
手段111に格納されていない場合は、このデータ格納手
段111に対する書き込みが有効となる。
本発明にあっては、サブインデックス部に応じて複数の
データ格納手段111にデータが分散されて格納され、こ
のサブインデックス部に対応する検索制御手段120から
の指示に応じて、対応するデータ格納手段111からデー
タが読み出される。したがって、複数の検索制御手段12
0あるいは複数のデータ格納手段111からの出力を選択す
る処理は不要である。
データ格納手段111にデータが分散されて格納され、こ
のサブインデックス部に対応する検索制御手段120から
の指示に応じて、対応するデータ格納手段111からデー
タが読み出される。したがって、複数の検索制御手段12
0あるいは複数のデータ格納手段111からの出力を選択す
る処理は不要である。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、本発明の一実施例によるキャッシュメモリを
用いて情報処理システムの構成を示す。
用いて情報処理システムの構成を示す。
I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示して
おく。
おく。
データ格納手段111は、キャッシュデータRAM210に相当
する。
する。
検索制御手段120は、タグLSI220に相当する。
タグ情報格納領域121は、タグデータ格納部221に相当す
る。
る。
選択手段131は、インバータ231に相当する。
以上のような対応関係があるものとして、以下本発明の
実施例について説明する。
実施例について説明する。
II.実施例の構成 （ｉ）システム全体の構成 第２図において、情報処理システムは、情報処理を行な
うCPU201と、データの読み出し，書き込みを制御するメ
モリコントローラを有し、データを蓄積する主記憶装置
202と、CPU201と主記憶装置202との間のデータの授受を
制御するメモリバスコントローラ203と、所定量のデー
タを格納するキャッシュメモリ200と、入出力コントロ
ーラを有する、例えばプリンタなどの入出力装置のため
のアダプタ204と、CPU201とアダプタ204との間のデータ
の授受を制御するシステムバスコントローラ205とで構
成されている。
うCPU201と、データの読み出し，書き込みを制御するメ
モリコントローラを有し、データを蓄積する主記憶装置
202と、CPU201と主記憶装置202との間のデータの授受を
制御するメモリバスコントローラ203と、所定量のデー
タを格納するキャッシュメモリ200と、入出力コントロ
ーラを有する、例えばプリンタなどの入出力装置のため
のアダプタ204と、CPU201とアダプタ204との間のデータ
の授受を制御するシステムバスコントローラ205とで構
成されている。
ここで、CPU201が扱うアドレス空間は20ビットであると
し、上位ビットから８ビットをタグ部，次の８ビットを
インデックス部，下位の４ビットをワードセレクト部と
称する。また、タグ部のうち下位の１ビットをサブイン
デックスと称する。
し、上位ビットから８ビットをタグ部，次の８ビットを
インデックス部，下位の４ビットをワードセレクト部と
称する。また、タグ部のうち下位の１ビットをサブイン
デックスと称する。
（ii）キャッシュメモリの構成 第３図は、実施例によるキャッシュメモリ200の構成図
である。
である。
図において、キャッシュメモリ200は、それぞれ32Kバイ
トの容量を持つ２つのキャッシュデータRAM210a,210b
と、それぞれキャッシュデータRAM210a,210bに対応する
２つのタグLSI220a,220bと、インバータ231と、オアゲ
ート232と、アンドゲート233a,233b,234a,234bと、ヒッ
ト信号に基づいてキャッシュデータRAM210a,210bおよび
タグLSI220a,220bを制御するキャッシュ制御部230とで
構成されている。
トの容量を持つ２つのキャッシュデータRAM210a,210b
と、それぞれキャッシュデータRAM210a,210bに対応する
２つのタグLSI220a,220bと、インバータ231と、オアゲ
ート232と、アンドゲート233a,233b,234a,234bと、ヒッ
ト信号に基づいてキャッシュデータRAM210a,210bおよび
タグLSI220a,220bを制御するキャッシュ制御部230とで
構成されている。
キャッシュデータRAM210a,210bは、それぞれ16ワードの
データ長を持つデータブロックを、主記憶装置202にお
ける格納アドレスのインデックス部に対応したセットア
ドレスで示される格納場所（エントリ）に格納してい
る。キャッシュデータRAM210a,210bはそれぞれ256エン
トリ×４ウェイから成っている。
データ長を持つデータブロックを、主記憶装置202にお
ける格納アドレスのインデックス部に対応したセットア
ドレスで示される格納場所（エントリ）に格納してい
る。キャッシュデータRAM210a,210bはそれぞれ256エン
トリ×４ウェイから成っている。
キャッシュデータRAM210a,210bは、インデックス部とヒ
ットコードおよびワードセレクト部に基づいて１ワード
のデータを検索し、出力制御端子Seへの入力が“1"のと
き、検索されたデータをデータバスに出力し、また、ラ
イト制御端子Swへの入力が“1"のときに、書き込みが有
効となるように構成されている。
ットコードおよびワードセレクト部に基づいて１ワード
のデータを検索し、出力制御端子Seへの入力が“1"のと
き、検索されたデータをデータバスに出力し、また、ラ
イト制御端子Swへの入力が“1"のときに、書き込みが有
効となるように構成されている。
タグLSI220aは、キャッシュデータRAM210aの各エントリ
に対応してタグ情報を格納するタグデータ格納部221a
と、タグ情報と参照されたアドレスのタグ部とに基づい
てヒット信号SaとヒットコードCaを生成する判定部222a
とで構成されている。
に対応してタグ情報を格納するタグデータ格納部221a
と、タグ情報と参照されたアドレスのタグ部とに基づい
てヒット信号SaとヒットコードCaを生成する判定部222a
とで構成されている。
タグLSI220bは、タグLSI220aと同様にタグデータ格納部
221bと、ヒット信号SbとヒットコードCbを生成する判定
部222bとで構成されている。
221bと、ヒット信号SbとヒットコードCbを生成する判定
部222bとで構成されている。
タグLSI220a,220bは、それぞれのライト制御端子Swへの
入力が“1"のときに、書き込みが有効となるように構成
されている。
入力が“1"のときに、書き込みが有効となるように構成
されている。
判定部222a,222bにより生成されるヒット信号Sa,Sbは、
それぞれキャッシュデータRAM210a,210bに該当するデー
タブロックが格納されているか否かを示している。
それぞれキャッシュデータRAM210a,210bに該当するデー
タブロックが格納されているか否かを示している。
ヒットコードCa,Cbは、それぞれキャッシュデータRAM21
0a,210bのどのウェイに該当するデータブロックが格納
されているかを示している。
0a,210bのどのウェイに該当するデータブロックが格納
されているかを示している。
タグLSI220a,220bから出力されるヒット信号Saおよびヒ
ット信号Sbはオアゲート232に導入され、オアゲート232
の出力はヒット信号としてキャッシュ制御部230に入力
されている。
ット信号Sbはオアゲート232に導入され、オアゲート232
の出力はヒット信号としてキャッシュ制御部230に入力
されている。
キャッシュ制御部230が出力するライト信号Dwは、アン
ドゲート233aおよびアンドゲート233bのそれぞれの入力
端子の一方に導入されている。
ドゲート233aおよびアンドゲート233bのそれぞれの入力
端子の一方に導入されている。
また、アンドゲート233aの入力端子の他方には、インバ
ータ231を介してアドレスのサブインデックス部が導入
されており、アンドゲート233aの出力はタグLSI220aお
よびキャッシュデータRAM210aのライト制御端子Swに接
続されている。
ータ231を介してアドレスのサブインデックス部が導入
されており、アンドゲート233aの出力はタグLSI220aお
よびキャッシュデータRAM210aのライト制御端子Swに接
続されている。
一方、アンドゲート233bの入力端子の他方には、このサ
ブインデックス部がそのまま導入されており、アンドゲ
ート233bの出力はタグLSI220bおよびキャッシュデータR
AM210bのライト制御端子Swに接続されている。
ブインデックス部がそのまま導入されており、アンドゲ
ート233bの出力はタグLSI220bおよびキャッシュデータR
AM210bのライト制御端子Swに接続されている。
また、キャッシュ制御部230が出力するデータイネーブ
ル信号Deは、アンドゲート234aおよびアンドゲート234b
のそれぞれの入力端子の一方に導入されている。
ル信号Deは、アンドゲート234aおよびアンドゲート234b
のそれぞれの入力端子の一方に導入されている。
アンドゲート234aの入力端子の他方には、インバータ23
1の出力が導入されており、アンドゲート234aの出力端
子はキャッシュデータRAM210aの出力制御端子Seに接続
されている。
1の出力が導入されており、アンドゲート234aの出力端
子はキャッシュデータRAM210aの出力制御端子Seに接続
されている。
アンドゲート234bの入力端子の他方には、サブインデッ
クス部が導入されており、アンドゲート234bの出力端子
はキャッシュデータRAM210bの出力制御端子Seに接続さ
れている。
クス部が導入されており、アンドゲート234bの出力端子
はキャッシュデータRAM210bの出力制御端子Seに接続さ
れている。
III.実施例の動作 以下、第２図，第３図を参照して、実施例の動作をヒッ
トの場合とキャッシュミスの場合とに分けて説明する。
トの場合とキャッシュミスの場合とに分けて説明する。
（ｉ）ヒットの場合 例えば、CPU201が主記憶装置202内の格納アドレス“5C1
FAH"のデータをアクセスすると、アドレスのインデック
ス部“1FH"に基づいて、タグデータ格納部221aおよびタ
グデータ格納部221bからそれぞれタグ情報が検索され
る。
FAH"のデータをアクセスすると、アドレスのインデック
ス部“1FH"に基づいて、タグデータ格納部221aおよびタ
グデータ格納部221bからそれぞれタグ情報が検索され
る。
判定部222aおよび判定部222bは、検索されたタグ情報と
アドレスのタグ部“5CH"に基づいて、それぞれキャッシ
ュデータRAM210a,210bに該当するデータブロックがある
か否かを判定する。
アドレスのタグ部“5CH"に基づいて、それぞれキャッシ
ュデータRAM210a,210bに該当するデータブロックがある
か否かを判定する。
例えば、判定部222aがキャッシュデータRAM210aの３ウ
ェイに該当するデータブロックがあると判定した場合
は、ヒット信号Saとして“1"を出力し、キャッシュデー
タRAM210aの３ウェイを指定するヒットコードCaを出力
する。キャッシュデータRAM210aは、このヒットコードC
aとアドレスのインデックス部およびワードセレクト部
“AH"とに基づいて、該当する１ワードのデータを検索
する。
ェイに該当するデータブロックがあると判定した場合
は、ヒット信号Saとして“1"を出力し、キャッシュデー
タRAM210aの３ウェイを指定するヒットコードCaを出力
する。キャッシュデータRAM210aは、このヒットコードC
aとアドレスのインデックス部およびワードセレクト部
“AH"とに基づいて、該当する１ワードのデータを検索
する。
一方、タグデータ格納部221bは、キャッシュデータRAM2
10bには該当するデータブロックはないと判定し、、ヒ
ット信号Sbとして“0"を出力する。
10bには該当するデータブロックはないと判定し、、ヒ
ット信号Sbとして“0"を出力する。
ヒット信号Saとヒット信号Sbが導入されると、オアゲー
ト232はヒット信号として“1"を出力する。
ト232はヒット信号として“1"を出力する。
キャッシュ制御部230は、このヒット信号に基づいてヒ
ットであると判定し、データイネーブル信号Seとして
“1"を出力する。
ットであると判定し、データイネーブル信号Seとして
“1"を出力する。
ここで、サブインデックス部をインバータ231によって
反転すると“1"となるので、アンドゲート234aの出力は
“1"となる。これにより、キャッシュデータRAM210aに
より検索されたデータは有効となり、データバスに出力
される。
反転すると“1"となるので、アンドゲート234aの出力は
“1"となる。これにより、キャッシュデータRAM210aに
より検索されたデータは有効となり、データバスに出力
される。
（ii）キャッシュミスの場合 例えば、CPU201が主記憶装置202内の格納アドレス“3D5
F0H"のデータをアクセスしたとき、判定部222a,222bの
両方により、キャッシュデータRAM210a,210bの何れにも
該当するデータブロックがないと判定された場合は、ヒ
ット信号は“0"となり、キャッシュ制御部230はキャッ
シュミスと判定する。
F0H"のデータをアクセスしたとき、判定部222a,222bの
両方により、キャッシュデータRAM210a,210bの何れにも
該当するデータブロックがないと判定された場合は、ヒ
ット信号は“0"となり、キャッシュ制御部230はキャッ
シュミスと判定する。
このとき、キャッシュ制御部230は、置き換えアルゴリ
ズムに基づいて、キャッシュデータの更新を行なうか否
かを判断し、更新を行なう場合はライト信号Dwとして
“1"を出力する。
ズムに基づいて、キャッシュデータの更新を行なうか否
かを判断し、更新を行なう場合はライト信号Dwとして
“1"を出力する。
この場合は、サブインデックス部は“1"であるので、ア
ンドゲート233bの出力“1"がキャッシュデータRAM210b
およびタグLSI220bのライト制御端子Swに入力され、こ
れらに対する内容の書き換えが可能となる。
ンドゲート233bの出力“1"がキャッシュデータRAM210b
およびタグLSI220bのライト制御端子Swに入力され、こ
れらに対する内容の書き換えが可能となる。
キャッシュ制御部230は、CPU201に対して主記憶装置203
から格納アドレス“3D5F0H"のデータを含むデータブロ
ックの読み出しを要求し、これにより、キャッシュデー
タRAM210bにこのデータブロックが書き込まれ、タグデ
ータ格納部221bにタグ情報“3DH"が書き込まれる。
から格納アドレス“3D5F0H"のデータを含むデータブロ
ックの読み出しを要求し、これにより、キャッシュデー
タRAM210bにこのデータブロックが書き込まれ、タグデ
ータ格納部221bにタグ情報“3DH"が書き込まれる。
一方、キャッシュデータRAM210aおよびタグLSI220aのラ
イト制御端子Swには、アンドゲート233aの出力“0"が入
力されるので、これらに対する内容の書き込みは許可さ
れない。
イト制御端子Swには、アンドゲート233aの出力“0"が入
力されるので、これらに対する内容の書き込みは許可さ
れない。
このようにして、主記憶装置202における格納アドレス
のサブインデックス部が“0"であるようなセクタに含ま
れるデータブロックは、キャッシュデータRAM210aに書
き込まれ、そのタグ情報はタグLSI220aに書き込まれ
る。一方、サブインデックス部が“1"であるようなセク
タに含まれるデータブロックはキャッシュデータRAM210
bに書き込まれ、そのタグ情報はタグLSI220bに書き込ま
れる。
のサブインデックス部が“0"であるようなセクタに含ま
れるデータブロックは、キャッシュデータRAM210aに書
き込まれ、そのタグ情報はタグLSI220aに書き込まれ
る。一方、サブインデックス部が“1"であるようなセク
タに含まれるデータブロックはキャッシュデータRAM210
bに書き込まれ、そのタグ情報はタグLSI220bに書き込ま
れる。
IV.実施例のまとめ 上述したようにして、サブインデックス部に応じて、デ
ータブロックをキャッシュデータRAM210a,210bに振り分
けて格納し、このサブインデックス部を含んだタグ情報
を対応するタグLSI220に格納する。また、検索の際にこ
のタグ部とタグ情報とに基づいて、判定部222a,222b
は、それぞれキャッシュデータRAM210a,210bに該当する
データブロックがあるか否かを判定する。
ータブロックをキャッシュデータRAM210a,210bに振り分
けて格納し、このサブインデックス部を含んだタグ情報
を対応するタグLSI220に格納する。また、検索の際にこ
のタグ部とタグ情報とに基づいて、判定部222a,222b
は、それぞれキャッシュデータRAM210a,210bに該当する
データブロックがあるか否かを判定する。
この場合は、サブインデックス部がタグ情報に含まれて
いるから、２つのタグLSI220a,220bによって同時にヒッ
トと判定されることはない。したがって、ヒット信号S
a,Sbの論理和をとるとにより、ヒットあるいはキャッシ
ュミスを判定することができる。
いるから、２つのタグLSI220a,220bによって同時にヒッ
トと判定されることはない。したがって、ヒット信号S
a,Sbの論理和をとるとにより、ヒットあるいはキャッシ
ュミスを判定することができる。
また、キャッシュデータの更新を行なう際に制御部230
が出力するライト信号Dwとサブインデックス部の論理積
がキャッシュデータRAM210bとタグLSI220bのライト制御
端子Swに入力され、ライト信号Dwと反転されたサブイン
デックス部の論理積がキャッシュデータRAM210aとタグL
SI220aのライト制御端子Swに入力される。
が出力するライト信号Dwとサブインデックス部の論理積
がキャッシュデータRAM210bとタグLSI220bのライト制御
端子Swに入力され、ライト信号Dwと反転されたサブイン
デックス部の論理積がキャッシュデータRAM210aとタグL
SI220aのライト制御端子Swに入力される。
これにより、その格納アドレスのサブインデックス部の
ビット情報に基づいて、キャッシュデータRAM210a,210b
およびタグLSI220a,220bのそれぞれ一方を選択的に更新
することができる。これにより、上述したデータの振り
分けが保持される。
ビット情報に基づいて、キャッシュデータRAM210a,210b
およびタグLSI220a,220bのそれぞれ一方を選択的に更新
することができる。これにより、上述したデータの振り
分けが保持される。
このような構成のキャッシュメモリにおいては、２つの
タグLSI220a,220bから出力されるヒット信号およびヒッ
トコードをマルチプレクサを用いて切り換える必要がな
い。また、有効となったキャッシュデータRAMのみから
データが出力されるから、キャッシュデータRAMの出力
を選択する必要がないことはもちろんである。このよう
に、各部からの出力を選択する手段を不要としたことに
より、大容量のキャッシュメモリを簡易なハードウェア
構成で実現することができる。
タグLSI220a,220bから出力されるヒット信号およびヒッ
トコードをマルチプレクサを用いて切り換える必要がな
い。また、有効となったキャッシュデータRAMのみから
データが出力されるから、キャッシュデータRAMの出力
を選択する必要がないことはもちろんである。このよう
に、各部からの出力を選択する手段を不要としたことに
より、大容量のキャッシュメモリを簡易なハードウェア
構成で実現することができる。
また、マルチプレクサのような遅延を生じる素子を用い
ないので、キャッシュメモリの動作を高速とする効果も
ある。
ないので、キャッシュメモリの動作を高速とする効果も
ある。
V.発明の変形態様 なお、上述した本発明の実施例にあっては、２つのタグ
LSIと２つのキャッシュデータ格納部を組み合わせて、
２倍の容量のキャッシュメモリを構成する場合を考えた
が、２つに限らず、複数のタグLSIと複数のキャッシュ
データ格納部をアドレスに基づいて選択するものであれ
ば適用できる。
LSIと２つのキャッシュデータ格納部を組み合わせて、
２倍の容量のキャッシュメモリを構成する場合を考えた
が、２つに限らず、複数のタグLSIと複数のキャッシュ
データ格納部をアドレスに基づいて選択するものであれ
ば適用できる。
更に、「I.実施例と第１図との対応関係」において、本
発明と実施例との対応関係を説明しておいたが、これに
限られることはなく、本発明には各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。
発明と実施例との対応関係を説明しておいたが、これに
限られることはなく、本発明には各種の変形態様がある
ことは当業者であれば容易に推考できるであろう。
上述したように、本発明によれば、第１タグ情報の一部
に対応する指定アドレスの一部に基づいて、複数のデー
タ格納手段および検索制御手段の何れか１つが選択さ
れ、選択されたデータ格納手段に対する読み出し，書き
込みが有効となる。
に対応する指定アドレスの一部に基づいて、複数のデー
タ格納手段および検索制御手段の何れか１つが選択さ
れ、選択されたデータ格納手段に対する読み出し，書き
込みが有効となる。
したがって、複数のデータ格納手段にデータを分けて格
納して大容量のキャッシュメモリを構成する際に、ヒッ
ト判定結果やデータの選択処理を不要とすることができ
る。これにより、ハードウェア構成を簡易とするととも
に、選択処理による遅延を除去することが可能であるの
で、実用的には極めて有用である。
納して大容量のキャッシュメモリを構成する際に、ヒッ
ト判定結果やデータの選択処理を不要とすることができ
る。これにより、ハードウェア構成を簡易とするととも
に、選択処理による遅延を除去することが可能であるの
で、実用的には極めて有用である。
第１図は本発明のキャッシュメモリの原理ブロック図、 第２図は本発明の一実施例によるキャッシュメモリを用
いた情報処理システムの構成図、 第３図は本発明の一実施例によるキャッシュメモリの構
成図、 第４図は４ウェイセットアソシアティブ方式を用いたキ
ャッシュメモリの構成図、 第５図は容量64Kバイトのキャッシュメモリの構成図で
ある。 図において、 111はデータ格納手段、 120は検索制御手段、 121はタグ情報格納領域、 131は選択手段、 132はヒット判定手段、 200はキャッシュメモリ、 201はCPU、 202は主記憶装置、 210,420,520はキャッシュデータRAM、 220,510はタグLSI、 221,410はタグデータ格納部、 222は判定部、 230,430はキャッシュ制御部、 231はインバータ、 232はオアゲート、 233,234はアンドゲート、 412は比較器、 413はデコーダ、 422はデータセレクタ、 504はマルチプレクサである。
いた情報処理システムの構成図、 第３図は本発明の一実施例によるキャッシュメモリの構
成図、 第４図は４ウェイセットアソシアティブ方式を用いたキ
ャッシュメモリの構成図、 第５図は容量64Kバイトのキャッシュメモリの構成図で
ある。 図において、 111はデータ格納手段、 120は検索制御手段、 121はタグ情報格納領域、 131は選択手段、 132はヒット判定手段、 200はキャッシュメモリ、 201はCPU、 202は主記憶装置、 210,420,520はキャッシュデータRAM、 220,510はタグLSI、 221,410はタグデータ格納部、 222は判定部、 230,430はキャッシュ制御部、 231はインバータ、 232はオアゲート、 233,234はアンドゲート、 412は比較器、 413はデコーダ、 422はデータセレクタ、 504はマルチプレクサである。
Claims (1)
- 【請求項１】データブロックを主記憶装置における格納
アドレスに対応した格納場所に格納する複数のデータ格
納手段（111）と、 前記複数のデータ格納手段（111）のそれぞれに対応し
て設けられ、前記格納アドレスの一部を第１タグ情報と
して格納するタグ情報格納領域（121）を有し、この第
１タグ情報と処理装置が前記主記憶装置の該当領域を指
定するために出力する指定アドレスの一部である第２タ
グ情報とに基づいて前記データ格納手段（111）に格納
されたデータブロックの検索動作を制御する検索制御手
段（120）と、 前記第１タグ情報の一部に対応する指定アドレスの一部
に基づいて、前記複数のデータ格納手段（111）と前記
複数の検索制御手段（120）の何か１つずつを選択する
選択手段（131）と、 を備え、前記選択手段（131）によって選択された前記
データ格納手段（111）に対する読み出しおよび書き込
みが有効となるように構成したことを特徴とするキャッ
シュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221559A JPH071483B2 (ja) | 1988-09-05 | 1988-09-05 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221559A JPH071483B2 (ja) | 1988-09-05 | 1988-09-05 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268640A JPH0268640A (ja) | 1990-03-08 |
| JPH071483B2 true JPH071483B2 (ja) | 1995-01-11 |
Family
ID=16768626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221559A Expired - Fee Related JPH071483B2 (ja) | 1988-09-05 | 1988-09-05 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071483B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS62194562A (ja) * | 1985-10-09 | 1987-08-27 | Fujitsu Ltd | キヤツシユメモリシステム |
| US4914582A (en) * | 1986-06-27 | 1990-04-03 | Hewlett-Packard Company | Cache tag lookaside |
-
1988
- 1988-09-05 JP JP63221559A patent/JPH071483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268640A (ja) | 1990-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |