JPH07147520A - トランスインピーダンス形増幅回路 - Google Patents
トランスインピーダンス形増幅回路Info
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- JPH07147520A JPH07147520A JP5293249A JP29324993A JPH07147520A JP H07147520 A JPH07147520 A JP H07147520A JP 5293249 A JP5293249 A JP 5293249A JP 29324993 A JP29324993 A JP 29324993A JP H07147520 A JPH07147520 A JP H07147520A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
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Abstract
(57)【要約】
【目的】 広いダイナミックレンジを有し、量産性が高
く、素子変動の影響を受けにくいＳｉ−Ｂｉｐｏｌａｒ
プロセスで作製できるトランスインピーダンス形増幅回
路を提供する。 【構成】 入力電流の増加によって出力電圧が増加する
と、ダイオードＤ１がＯＮになり、トランスインピーダ
ンスが減少するので広いダイナミックレンジを確保でき
る。同時にダイオードＤ２もＯＮになるので、トランジ
スタＱ１の負荷抵抗値が減少し、増幅段の利得が減少し
て、帰還回路の位相余裕の減少を防止できる。従って、
増幅段トランジスタＱ１のコレクタ電流を小さくでき、
低雑音性を確保できる。また帰還抵抗／増幅段の負荷抵
抗の可変はＰＮ接合ダイオードの電圧を基準として行っ
ているので、素子変動の影響を受けにくく、電源電圧・
温度変動に優れ、しかも、Ｓｉ−Ｂｉｐｏｌａｒプロセ
スで作製できるので量産性に優れる。
く、素子変動の影響を受けにくいＳｉ−Ｂｉｐｏｌａｒ
プロセスで作製できるトランスインピーダンス形増幅回
路を提供する。 【構成】 入力電流の増加によって出力電圧が増加する
と、ダイオードＤ１がＯＮになり、トランスインピーダ
ンスが減少するので広いダイナミックレンジを確保でき
る。同時にダイオードＤ２もＯＮになるので、トランジ
スタＱ１の負荷抵抗値が減少し、増幅段の利得が減少し
て、帰還回路の位相余裕の減少を防止できる。従って、
増幅段トランジスタＱ１のコレクタ電流を小さくでき、
低雑音性を確保できる。また帰還抵抗／増幅段の負荷抵
抗の可変はＰＮ接合ダイオードの電圧を基準として行っ
ているので、素子変動の影響を受けにくく、電源電圧・
温度変動に優れ、しかも、Ｓｉ−Ｂｉｐｏｌａｒプロセ
スで作製できるので量産性に優れる。
Description
【０００１】
【産業上の利用分野】本発明は光加入者ＰＯＮシステム
における光伝送系等の、広ダイナミックレンジを必要と
するバースト信号対応の光受信器のフロントエンドに用
いるトランスインピーダンス形増幅回路に関するもので
ある。
における光伝送系等の、広ダイナミックレンジを必要と
するバースト信号対応の光受信器のフロントエンドに用
いるトランスインピーダンス形増幅回路に関するもので
ある。
【０００２】
【従来の技術】光受信器においてダイナミックレンジを
拡大するためには、受信回路のフロントエンドとして用
いるトランスインピーダンス形増幅回路の帰還抵抗を入
力の大小に応じて変化させることが知られており、特開
昭５９−５０６３２号公報で述べられている。
拡大するためには、受信回路のフロントエンドとして用
いるトランスインピーダンス形増幅回路の帰還抵抗を入
力の大小に応じて変化させることが知られており、特開
昭５９−５０６３２号公報で述べられている。
【０００３】従来の帰還抵抗可変形トランスインピーダ
ンス増幅回路の構成の一例について述べる。図１５は１
９９２年電子情報通信学会春期全国大会講演論文集第４
分冊第１７７頁記載の帰還抵抗可変形トランスインピー
ダンス増幅回路である。１段増幅器を用いたトランスイ
ンピーダンス形増幅器の帰還抵抗Rfに並列にダイオード
Ｄ１を挿入することで、光入力信号強度の増加に比例し
て受光素子ＰＤを流れる電流が増加し、トランスインピ
ーダンス形増幅回路に入力される電流が増加してダイオ
ードＤ１がＯＮになると、トランスインピーダンスが減
少し、大入力に対する出力波形の劣化を防止することが
行われている。この方法では、ダイオードＤ１がＯＮに
なると帰還回路の位相余裕が減少するので、十分な位相
余裕を確保するために増幅段トランジスタのコレクタ電
流を増加させなけばならず、その結果、ベース電流によ
るショット雑音が増加し受信感度の劣化を招くという問
題が生じていた。
ンス増幅回路の構成の一例について述べる。図１５は１
９９２年電子情報通信学会春期全国大会講演論文集第４
分冊第１７７頁記載の帰還抵抗可変形トランスインピー
ダンス増幅回路である。１段増幅器を用いたトランスイ
ンピーダンス形増幅器の帰還抵抗Rfに並列にダイオード
Ｄ１を挿入することで、光入力信号強度の増加に比例し
て受光素子ＰＤを流れる電流が増加し、トランスインピ
ーダンス形増幅回路に入力される電流が増加してダイオ
ードＤ１がＯＮになると、トランスインピーダンスが減
少し、大入力に対する出力波形の劣化を防止することが
行われている。この方法では、ダイオードＤ１がＯＮに
なると帰還回路の位相余裕が減少するので、十分な位相
余裕を確保するために増幅段トランジスタのコレクタ電
流を増加させなけばならず、その結果、ベース電流によ
るショット雑音が増加し受信感度の劣化を招くという問
題が生じていた。
【０００４】この問題を解決するためには、ダイオード
Ｄ１がＯＮになっても十分な位相余裕が確保できるよ
う、ダイオードがＯＮとなった状態で増幅段の利得を低
減させる機能を付加する必要がある。従来、この機能を
付加し、ＧａＡｓ−ＦＥＴプロセスを用いたトランスイ
ンピーダンス形増幅器が実現されている（電子情報通信
学会技術研究報告ＣＳ９２−１０，ｐ．６１−６８）。
図１６はこの回路の構成図である。入力信号の増幅部
８、ＦＥＴを帰還抵抗Ｒｆに並列に挿入して同ＦＥＴの
ゲート電圧を増幅器出力電圧で制御する回路（帰還抵抗
可変回路）３、さらに増幅段の利得を出力電圧の増加と
ともに低減させる回路（負荷抵抗可変回路）４から構成
されている。この構成の回路では、出力電圧の増加とと
もにトランスインピーダンスおよび増幅段の利得を低減
することができるので、大入力に対する出力波形の劣化
を防止でき、同時に十分な位相余裕が確保できる。
Ｄ１がＯＮになっても十分な位相余裕が確保できるよ
う、ダイオードがＯＮとなった状態で増幅段の利得を低
減させる機能を付加する必要がある。従来、この機能を
付加し、ＧａＡｓ−ＦＥＴプロセスを用いたトランスイ
ンピーダンス形増幅器が実現されている（電子情報通信
学会技術研究報告ＣＳ９２−１０，ｐ．６１−６８）。
図１６はこの回路の構成図である。入力信号の増幅部
８、ＦＥＴを帰還抵抗Ｒｆに並列に挿入して同ＦＥＴの
ゲート電圧を増幅器出力電圧で制御する回路（帰還抵抗
可変回路）３、さらに増幅段の利得を出力電圧の増加と
ともに低減させる回路（負荷抵抗可変回路）４から構成
されている。この構成の回路では、出力電圧の増加とと
もにトランスインピーダンスおよび増幅段の利得を低減
することができるので、大入力に対する出力波形の劣化
を防止でき、同時に十分な位相余裕が確保できる。
【０００５】
【発明が解決しようとする課題】しかし、同回路をｌＣ
として実現するためには、量産性の低いＧａＡｓ−ＦＥ
Ｔもしくは閾値電圧の変動がきわめて大きいＳｉ−ＭＯ
ＳＦＥＴを用いなければならないので、歩留まりが期待
できず、コスト面で問題がある。
として実現するためには、量産性の低いＧａＡｓ−ＦＥ
Ｔもしくは閾値電圧の変動がきわめて大きいＳｉ−ＭＯ
ＳＦＥＴを用いなければならないので、歩留まりが期待
できず、コスト面で問題がある。
【０００６】本発明は、ダイナミックレンジ、雑音、量
産性、耐電源電圧・温度変動に優れたバースト対応トラ
ンスインピーダンス形増幅回路を、素子変動の影響を受
けにくいシリコンバイポーラ（Ｓｉ−Ｂｉｐｏｌａｒ）
プロセスを用いて実現することを目的としている。
産性、耐電源電圧・温度変動に優れたバースト対応トラ
ンスインピーダンス形増幅回路を、素子変動の影響を受
けにくいシリコンバイポーラ（Ｓｉ−Ｂｉｐｏｌａｒ）
プロセスを用いて実現することを目的としている。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明のトランスインピーダンス形増幅回路は、入
力電流を電圧に変換して出力するトランスインピーダン
ス形増幅回路において、帰還抵抗に並列に挿入される帰
還抵抗可変回路と、増幅段エミッタ接地回路のコレクタ
に接続される負荷抵抗可変回路とを備える。または、前
記帰還抵抗可変回路はダイオードと抵抗（順不同）を直
列接続した回路とし、前記ダイオードは、トランスイン
ピーダンス形増幅器の入力端での入力電流の極性により
決定される前記帰還抵抗の端子間の電位差に対して、順
方向バイアスされるように接続する。
め、本発明のトランスインピーダンス形増幅回路は、入
力電流を電圧に変換して出力するトランスインピーダン
ス形増幅回路において、帰還抵抗に並列に挿入される帰
還抵抗可変回路と、増幅段エミッタ接地回路のコレクタ
に接続される負荷抵抗可変回路とを備える。または、前
記帰還抵抗可変回路はダイオードと抵抗（順不同）を直
列接続した回路とし、前記ダイオードは、トランスイン
ピーダンス形増幅器の入力端での入力電流の極性により
決定される前記帰還抵抗の端子間の電位差に対して、順
方向バイアスされるように接続する。
【０００８】または、前記負荷抵抗可変回路は前記エミ
ッタ接地回路の入力端での入力電流が０のとき、もしく
は微少なときの前記エミッタ接地回路のコレクタ電位と
ほぼ等しい電位をもつ基準電圧源と、前記基準電圧源と
前記エミッタ接地回路のコレクタ間に直列に挿入される
ダイオードと抵抗（順不同）を備え、前記ダイオード
は、入力電流の増加により生じる、前記エミッタ接地回
路のコレクタと前記基準電圧源の間の電位差に対して、
順方向バイアスされるように接続する。
ッタ接地回路の入力端での入力電流が０のとき、もしく
は微少なときの前記エミッタ接地回路のコレクタ電位と
ほぼ等しい電位をもつ基準電圧源と、前記基準電圧源と
前記エミッタ接地回路のコレクタ間に直列に挿入される
ダイオードと抵抗（順不同）を備え、前記ダイオード
は、入力電流の増加により生じる、前記エミッタ接地回
路のコレクタと前記基準電圧源の間の電位差に対して、
順方向バイアスされるように接続する。
【０００９】または、前記増幅段エミッタ接地回路のエ
ミッタと最低電位との間に一定の電位差を与えるレベル
シフト回路を挿入する。
ミッタと最低電位との間に一定の電位差を与えるレベル
シフト回路を挿入する。
【００１０】または、前記トランスインピーダンス形増
幅回路を、電圧・電流変換回路を介して多段接続する。
幅回路を、電圧・電流変換回路を介して多段接続する。
【００１１】
【作用】光入力信号強度の増加に比例してトランスイン
ピーダンス増幅回路に入力される電流が増加し、帰還抵
抗に並列に挿入されたダイオードがＯＮになると、電流
はダイオードを流れはじめるので、ダイオードに直列に
接続された抵抗（この抵抗値は帰還抵抗値より小）と帰
還抵抗の並列抵抗値が実質上帰還抵抗値となり、トラン
スインピーダンスが減少する。同時に増幅段トランジス
タのコレクタと基準電圧源（入力電流が０のときの増幅
段トランジスタのコレクタ電位にほぼ等しい値）の間に
挿入されたダイオードもＯＮになるので、増幅段トラン
ジスタのコレクタバイアス電流を一定に保ちつつ負荷抵
抗値が減少し、増幅段の利得も減少するので、帰還回路
の位相余裕が減少を防止できる。したがって、増幅段ト
ランジスタのコレクタ電流を十分小さくすることがで
き、帰還抵抗に並列にダイオードを挿入しない場合と同
等の低雑音性が確保できる。このトランスインピーダン
ス形増幅回路は入力を対数的に増幅するので、ビット
バイ ビット（Ｂｉｔｂｙ Ｂｉｔ）での動作が可能と
なる。また、帰還抵抗可変回路、負荷抵抗可変回路の動
作はＰＮ接合ダイオードのダイオード電圧を基準として
いるので、素子変動の影響を受けにくく、しかも、本回
路の素子はＳｉ−Ｂｉｐｏｌａｒプロセスで作製できる
ので量産性に優れている。また、入力電流が０のときの
エミッタ接地回路のコレクタ電位と基準電圧源電位の、
温度係数および電源電圧変動への追従性を等しくするこ
とは容易であるので、良好な耐電源電圧・温度変動特性
が得られる。
ピーダンス増幅回路に入力される電流が増加し、帰還抵
抗に並列に挿入されたダイオードがＯＮになると、電流
はダイオードを流れはじめるので、ダイオードに直列に
接続された抵抗（この抵抗値は帰還抵抗値より小）と帰
還抵抗の並列抵抗値が実質上帰還抵抗値となり、トラン
スインピーダンスが減少する。同時に増幅段トランジス
タのコレクタと基準電圧源（入力電流が０のときの増幅
段トランジスタのコレクタ電位にほぼ等しい値）の間に
挿入されたダイオードもＯＮになるので、増幅段トラン
ジスタのコレクタバイアス電流を一定に保ちつつ負荷抵
抗値が減少し、増幅段の利得も減少するので、帰還回路
の位相余裕が減少を防止できる。したがって、増幅段ト
ランジスタのコレクタ電流を十分小さくすることがで
き、帰還抵抗に並列にダイオードを挿入しない場合と同
等の低雑音性が確保できる。このトランスインピーダン
ス形増幅回路は入力を対数的に増幅するので、ビット
バイ ビット（Ｂｉｔｂｙ Ｂｉｔ）での動作が可能と
なる。また、帰還抵抗可変回路、負荷抵抗可変回路の動
作はＰＮ接合ダイオードのダイオード電圧を基準として
いるので、素子変動の影響を受けにくく、しかも、本回
路の素子はＳｉ−Ｂｉｐｏｌａｒプロセスで作製できる
ので量産性に優れている。また、入力電流が０のときの
エミッタ接地回路のコレクタ電位と基準電圧源電位の、
温度係数および電源電圧変動への追従性を等しくするこ
とは容易であるので、良好な耐電源電圧・温度変動特性
が得られる。
【００１２】
【実施例】以下、本発明をディジタル光受信用回路のフ
ロントエンドとして用い、ディジタル信号がマークのと
き回路に電流が流入し、スペースのとき０となる場合の
実施例について説明する。
ロントエンドとして用い、ディジタル信号がマークのと
き回路に電流が流入し、スペースのとき０となる場合の
実施例について説明する。
【００１３】本発明の第１の実施例について説明する。
図１は、本発明の一実施例の回路構成を示している。ト
ランスインピーダンス形増幅回路は、３個のトランジス
タＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ４、コンデンサＣ１からな
る回路と、入力端子１と出力端子２の間に接続された帰
還抵抗Ｒｆ、帰還抵抗可変回路３、さらに初段トランジ
スタＱ１のコレクタに接続された負荷抵抗可変回路４に
より構成されている。帰還抵抗可変回路３はダイオード
Ｄ１と抵抗Ｒ５が直列接続（順不同）された構成をして
おり、図１の実施例では、入力端子１における入力電流
ｌi n の極性が増幅回路へ流れ込む向きにあるので、ダ
イオードＤ１のアノードが入力端子１側に、カソードが
出力端子２側にそれぞれ接続されている。また、負荷抵
抗可変回路４は基準電圧源５と、この基準電圧源とトラ
ンジスタＱ１のコレクタ間に直列に挿入されるダイオー
ドＤ２と抵抗Ｒ６（順不同）から構成されており、図１
の実施例では、入力電流ｌi n の増加にともない、基準
電圧源５の電位に対してトランジスタＱ１の電位が低く
なるので、ダイオードＤ２のアノードが基準電圧源５側
に、カソードがトランジスタＱ１のコレクタ側にそれぞ
れ接続されている。基準電圧源５は電源端子６と接地端
子７の間に抵抗Ｒ７，Ｒ８とダイオードＤ３，Ｄ４，Ｄ
５を直列に接続し、抵抗Ｒ７とＲ８の接続節点をその出
力端子としたもので、その電位は入力電流ｌi n が０の
ときのトランジスタＱ１のコレクタ電位にほぼ等しい値
に設定されている。
図１は、本発明の一実施例の回路構成を示している。ト
ランスインピーダンス形増幅回路は、３個のトランジス
タＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ４、コンデンサＣ１からな
る回路と、入力端子１と出力端子２の間に接続された帰
還抵抗Ｒｆ、帰還抵抗可変回路３、さらに初段トランジ
スタＱ１のコレクタに接続された負荷抵抗可変回路４に
より構成されている。帰還抵抗可変回路３はダイオード
Ｄ１と抵抗Ｒ５が直列接続（順不同）された構成をして
おり、図１の実施例では、入力端子１における入力電流
ｌi n の極性が増幅回路へ流れ込む向きにあるので、ダ
イオードＤ１のアノードが入力端子１側に、カソードが
出力端子２側にそれぞれ接続されている。また、負荷抵
抗可変回路４は基準電圧源５と、この基準電圧源とトラ
ンジスタＱ１のコレクタ間に直列に挿入されるダイオー
ドＤ２と抵抗Ｒ６（順不同）から構成されており、図１
の実施例では、入力電流ｌi n の増加にともない、基準
電圧源５の電位に対してトランジスタＱ１の電位が低く
なるので、ダイオードＤ２のアノードが基準電圧源５側
に、カソードがトランジスタＱ１のコレクタ側にそれぞ
れ接続されている。基準電圧源５は電源端子６と接地端
子７の間に抵抗Ｒ７，Ｒ８とダイオードＤ３，Ｄ４，Ｄ
５を直列に接続し、抵抗Ｒ７とＲ８の接続節点をその出
力端子としたもので、その電位は入力電流ｌi n が０の
ときのトランジスタＱ１のコレクタ電位にほぼ等しい値
に設定されている。
【００１４】光入力信号強度の小さいときは、回路に入
力される電流ｌi n も小さいのでダイオードＤ１, Ｄ２
ともＯＦＦ状態となっており、トランスインピーダンス
形増幅回路は通常の動作を行う。光入力信号強度の増加
に比例して回路に入力される電流ｌi n が増加すると、
ダイオードＤ１がＯＮになり、ダイオードＤ１に電流が
流れはじめるので、ダイオードＤ１に直列に接続された
抵抗Ｒ５と帰還抵抗Ｒｆの並列抵抗値が実質上帰還抵抗
値となり、トランスインピーダンスが減少する。同時に
ダイオードＤ２もＯＮになるので、増幅段トランジスタ
Ｑ１のコレクタバイアス電流を一定に保ちつつ負荷抵抗
値が減少し、増幅段の利得も減少するので、帰還回路の
位相余裕が減少を防止できる。したがって、増幅段トラ
ンジスタＱ１のコレクタ電流を十分小さくすることがで
き、帰還抵抗に並列にダイオードを挿入しない場合と同
等の低雑音性が確保できる。また、このトランスインピ
ーダンス形増幅回路は、入力に対する出力の利得の制御
をフィードバックループにより行うのではなく、入力を
対数的に増幅して出力するので、Ｂｉｔ ｂｙ Ｂｉｔ
での動作が可能となる。以下では、回路（１）：図１の
回路で帰還抵抗可変回路、負荷抵抗可変回路を取り除い
た場合、回路（２）：図１の回路で負荷抵抗可変回路の
みを取り除いた場合、回路（３）：帰還抵抗可変回路、
負荷抵抗可変回路とも付加してある場合（図１の回路）
の３種類の場合について、それぞれ、入力端子１に寄生
容量１ｐＦをもつ電流源を接続し、回路中のトランジス
タＱ１〜Ｑ３のデバイスパラメータをＳｉ−Ｂｉｐｏｌ
ａｒトランジスタの典型値に設定して回路シミュレーシ
ョンを行ったときの結果について説明する。
力される電流ｌi n も小さいのでダイオードＤ１, Ｄ２
ともＯＦＦ状態となっており、トランスインピーダンス
形増幅回路は通常の動作を行う。光入力信号強度の増加
に比例して回路に入力される電流ｌi n が増加すると、
ダイオードＤ１がＯＮになり、ダイオードＤ１に電流が
流れはじめるので、ダイオードＤ１に直列に接続された
抵抗Ｒ５と帰還抵抗Ｒｆの並列抵抗値が実質上帰還抵抗
値となり、トランスインピーダンスが減少する。同時に
ダイオードＤ２もＯＮになるので、増幅段トランジスタ
Ｑ１のコレクタバイアス電流を一定に保ちつつ負荷抵抗
値が減少し、増幅段の利得も減少するので、帰還回路の
位相余裕が減少を防止できる。したがって、増幅段トラ
ンジスタＱ１のコレクタ電流を十分小さくすることがで
き、帰還抵抗に並列にダイオードを挿入しない場合と同
等の低雑音性が確保できる。また、このトランスインピ
ーダンス形増幅回路は、入力に対する出力の利得の制御
をフィードバックループにより行うのではなく、入力を
対数的に増幅して出力するので、Ｂｉｔ ｂｙ Ｂｉｔ
での動作が可能となる。以下では、回路（１）：図１の
回路で帰還抵抗可変回路、負荷抵抗可変回路を取り除い
た場合、回路（２）：図１の回路で負荷抵抗可変回路の
みを取り除いた場合、回路（３）：帰還抵抗可変回路、
負荷抵抗可変回路とも付加してある場合（図１の回路）
の３種類の場合について、それぞれ、入力端子１に寄生
容量１ｐＦをもつ電流源を接続し、回路中のトランジス
タＱ１〜Ｑ３のデバイスパラメータをＳｉ−Ｂｉｐｏｌ
ａｒトランジスタの典型値に設定して回路シミュレーシ
ョンを行ったときの結果について説明する。
【００１５】図４に、入力電流ｌi n に対する出力電圧
Ｖo u t の変化を計算した結果を示す。このグラフの傾
きはトランスインピーダンスに対応しており、帰還抵抗
可変回路を取り除いた回路（１）では、ある入力電流以
上ではトランスインピーダンスゲインが飽和し、最大許
容入力電流値はその時点で制限されることになる。図６
は、図１の回路で帰還抵抗可変回路、負荷抵抗可変回路
を取り除いた回路（１）に、図５に示すような信号速度
２００Ｍｂ／ｓの信号波形（入力パターン“０１０１０
１０”）を加えたときの出力Ｖo u t の電圧波形を示し
ている。最大許容入力電流（１００μＡ）以上の入力に
対しては出力波形が劣化している。しかし、図２におい
て、帰還抵抗可変回路のある回路（２）、回路（３）で
は、ダイオードＯＮ以後グラフの傾きが緩やかになって
おり、トランスインピーダンスが減少し、帰還抵抗可変
回路が動作していることが示された。これらの回路に、
図５に示す形状の信号波形を加えたときの出力Ｖo u t
の電圧波形をそれぞれ図７、図８に示す。以上の結果が
示すように、帰還抵抗可変回路を付加することで、最大
許容入力電流値が増加し、入力ダイナミックレンジが拡
大され、同時に出力ダイナミックレンジが圧縮された。
次に、負荷抵抗可変回路をもたない回路（回路（２））
およびもつ回路（回路（３））において、入力電流に対
する位相余裕の変化を計算した結果を図９に示す。ま
た、図１０には、前記回路（３）において入力電流を変
化させたときの無帰還利得周波数特性の計算結果を示
す。ダイオードＤ２のＯＮ以後、入力電流の増加ととも
に負荷抵抗が減少するので無帰還利得も減少しており、
また、位相余裕は６０°以上の値を保っており、負荷抵
抗可変回路が動作していることが示された。表１に、回
路（１）〜（３）における入力換算雑音電流密度（例と
して周波数１ＭＨｚおよび１５６ＭＨｚでの値）、ＲＭ
Ｓ雑音電流（入力換算雑音電流密度の周波数０〜１５６
ＭＨｚまでの２乗平均値）、入出力ダイナミックレンジ
の計算結果を示す。入力ダイナミックレンジ計算時の最
小入力電流振幅は、ＲＭＳ雑音電流の１２倍で規定して
いる。表１において、回路（２）、回路（３）を比較す
ると、ＲＭＳ雑音電流は両者とも２９．２ｎＡであるに
もかかわらず、図９の結果にあるように回路（３）の位
相余裕はダイオードＯＮ以後も減少しておらず、負荷抵
抗可変回路によって低雑音性を保ちながら十分な位相余
裕を確保できた。また、回路（１）、回路（３）を比較
すると、入力ダイナミックレンジは４９．３ｄＢから６
０．０ｄＢへ、また、出力ダイナミックレンジは４９．
３ｄＢから４８．１ｄＢへと改善されており、入力ダイ
ナミックレンジの拡大と出力ダイナミックレンジの圧縮
が実現された。
Ｖo u t の変化を計算した結果を示す。このグラフの傾
きはトランスインピーダンスに対応しており、帰還抵抗
可変回路を取り除いた回路（１）では、ある入力電流以
上ではトランスインピーダンスゲインが飽和し、最大許
容入力電流値はその時点で制限されることになる。図６
は、図１の回路で帰還抵抗可変回路、負荷抵抗可変回路
を取り除いた回路（１）に、図５に示すような信号速度
２００Ｍｂ／ｓの信号波形（入力パターン“０１０１０
１０”）を加えたときの出力Ｖo u t の電圧波形を示し
ている。最大許容入力電流（１００μＡ）以上の入力に
対しては出力波形が劣化している。しかし、図２におい
て、帰還抵抗可変回路のある回路（２）、回路（３）で
は、ダイオードＯＮ以後グラフの傾きが緩やかになって
おり、トランスインピーダンスが減少し、帰還抵抗可変
回路が動作していることが示された。これらの回路に、
図５に示す形状の信号波形を加えたときの出力Ｖo u t
の電圧波形をそれぞれ図７、図８に示す。以上の結果が
示すように、帰還抵抗可変回路を付加することで、最大
許容入力電流値が増加し、入力ダイナミックレンジが拡
大され、同時に出力ダイナミックレンジが圧縮された。
次に、負荷抵抗可変回路をもたない回路（回路（２））
およびもつ回路（回路（３））において、入力電流に対
する位相余裕の変化を計算した結果を図９に示す。ま
た、図１０には、前記回路（３）において入力電流を変
化させたときの無帰還利得周波数特性の計算結果を示
す。ダイオードＤ２のＯＮ以後、入力電流の増加ととも
に負荷抵抗が減少するので無帰還利得も減少しており、
また、位相余裕は６０°以上の値を保っており、負荷抵
抗可変回路が動作していることが示された。表１に、回
路（１）〜（３）における入力換算雑音電流密度（例と
して周波数１ＭＨｚおよび１５６ＭＨｚでの値）、ＲＭ
Ｓ雑音電流（入力換算雑音電流密度の周波数０〜１５６
ＭＨｚまでの２乗平均値）、入出力ダイナミックレンジ
の計算結果を示す。入力ダイナミックレンジ計算時の最
小入力電流振幅は、ＲＭＳ雑音電流の１２倍で規定して
いる。表１において、回路（２）、回路（３）を比較す
ると、ＲＭＳ雑音電流は両者とも２９．２ｎＡであるに
もかかわらず、図９の結果にあるように回路（３）の位
相余裕はダイオードＯＮ以後も減少しておらず、負荷抵
抗可変回路によって低雑音性を保ちながら十分な位相余
裕を確保できた。また、回路（１）、回路（３）を比較
すると、入力ダイナミックレンジは４９．３ｄＢから６
０．０ｄＢへ、また、出力ダイナミックレンジは４９．
３ｄＢから４８．１ｄＢへと改善されており、入力ダイ
ナミックレンジの拡大と出力ダイナミックレンジの圧縮
が実現された。
【００１６】
【表１】
【００１７】本発明の第２の実施例について説明する。
図２はその構成図を示す。第２の実施例では、トランジ
スタＱ１のエミッタと接地端子７の間にダイオードを、
そのアノードがトランジスタＱ１のエミッタに、カソー
ドが接地端子７に接続している。この回路に対する入力
換算雑音電流密度、ＲＭＳ雑音電流、入出力ダイナミッ
クレンジの計算結果を表２に示す。また、図１１に入力
電流ｌi n の変化に対する出力電圧Ｖo u t の変化の計
算結果を、図１２に図５に示す形状の信号波形を加えた
ときの出力Ｖo u t の電圧波形を示す。入出力ダイナミ
ックレンジはそれぞれ６７．８ｄＢ，５１．２ｄＢであ
り、図１のそれに比べると出力ダイナミックレンジの圧
縮率は劣ってはいるが、入力ダイナミックレンジは１
９．７ｄＢ拡大された。
図２はその構成図を示す。第２の実施例では、トランジ
スタＱ１のエミッタと接地端子７の間にダイオードを、
そのアノードがトランジスタＱ１のエミッタに、カソー
ドが接地端子７に接続している。この回路に対する入力
換算雑音電流密度、ＲＭＳ雑音電流、入出力ダイナミッ
クレンジの計算結果を表２に示す。また、図１１に入力
電流ｌi n の変化に対する出力電圧Ｖo u t の変化の計
算結果を、図１２に図５に示す形状の信号波形を加えた
ときの出力Ｖo u t の電圧波形を示す。入出力ダイナミ
ックレンジはそれぞれ６７．８ｄＢ，５１．２ｄＢであ
り、図１のそれに比べると出力ダイナミックレンジの圧
縮率は劣ってはいるが、入力ダイナミックレンジは１
９．７ｄＢ拡大された。
【００１８】
【表２】
【００１９】本発明の第３の実施例について説明する。
図３はその構成を示すブロック図である。第３の実施例
では、第２の実施例に示したトランスインピーダンス形
増幅回路を、抵抗Ｒ９を介して２段接続している。２段
目の回路の入力電流の極性は１段目のそれと逆であるか
ら、２段目の帰還抵抗可変回路のダイオードの極性も１
段目と逆になる。この回路構成ではトランスインピーダ
ンス増幅回路を２段接続するので、図１または図２の回
路と比較して入力ダイナミックレンジは拡大され、出力
ダイナミックレンジは圧縮される。この回路に対する入
力換算雑音電流密度、ＲＭＳ雑音電流、入出力ダイナミ
ックレンジの計算結果を表３に示す。また、図１３に入
力電流ｌi n の変化に対する出力電圧Ｖo u t の変化の
計算結果を、図１４に図５に示す形状の信号波形を加え
たときの出力Ｖo u t の電圧波形を示す。図１、図２の
回路と比較すると、入力換算雑音電流密度は多少大きく
なっているが、入力ダイナミックレンジは２９．５ｄＢ
に拡大され、出力ダイナミックレンジは１９．７ｄＢに
圧縮された。
図３はその構成を示すブロック図である。第３の実施例
では、第２の実施例に示したトランスインピーダンス形
増幅回路を、抵抗Ｒ９を介して２段接続している。２段
目の回路の入力電流の極性は１段目のそれと逆であるか
ら、２段目の帰還抵抗可変回路のダイオードの極性も１
段目と逆になる。この回路構成ではトランスインピーダ
ンス増幅回路を２段接続するので、図１または図２の回
路と比較して入力ダイナミックレンジは拡大され、出力
ダイナミックレンジは圧縮される。この回路に対する入
力換算雑音電流密度、ＲＭＳ雑音電流、入出力ダイナミ
ックレンジの計算結果を表３に示す。また、図１３に入
力電流ｌi n の変化に対する出力電圧Ｖo u t の変化の
計算結果を、図１４に図５に示す形状の信号波形を加え
たときの出力Ｖo u t の電圧波形を示す。図１、図２の
回路と比較すると、入力換算雑音電流密度は多少大きく
なっているが、入力ダイナミックレンジは２９．５ｄＢ
に拡大され、出力ダイナミックレンジは１９．７ｄＢに
圧縮された。
【００２０】
【表３】
【００２１】本実施例では、入力端子における入力電流
の向きについて、増幅回路中へ流入する極性の場合のみ
を示したが、その逆の極性の場合についても、ダイオー
ドＤ１, Ｄ２の極性を逆にすることで対応することがで
きる。また、本実施例では、出力レベルシフト段の構成
としてトランジスタのダーリントン接続を用いて構成し
た増幅回路を示したが、トランジスタとそのトランジス
タのエミッタにダイオードを挿入した形のレベルシフト
回路を用いて構成することもできる。
の向きについて、増幅回路中へ流入する極性の場合のみ
を示したが、その逆の極性の場合についても、ダイオー
ドＤ１, Ｄ２の極性を逆にすることで対応することがで
きる。また、本実施例では、出力レベルシフト段の構成
としてトランジスタのダーリントン接続を用いて構成し
た増幅回路を示したが、トランジスタとそのトランジス
タのエミッタにダイオードを挿入した形のレベルシフト
回路を用いて構成することもできる。
【００２２】
【発明の効果】以上、説明したように、本発明はＳｉ−
Ｂｉｐｏｌａｒプロセスにより構成され、Ｂｉｔ ｂｙ
Ｂｉｔで動作する帰還抵抗可変/ 負荷抵抗可変トラン
スインピーダンス形増幅回路であり、入力ダイナミック
レンジを広くとることができ、低雑音性を保ちながら十
分な位相余裕を確保できる。また、素子変動の影響を受
けにくく、量産性、電源電圧・温度変動に優れている。
Ｂｉｐｏｌａｒプロセスにより構成され、Ｂｉｔ ｂｙ
Ｂｉｔで動作する帰還抵抗可変/ 負荷抵抗可変トラン
スインピーダンス形増幅回路であり、入力ダイナミック
レンジを広くとることができ、低雑音性を保ちながら十
分な位相余裕を確保できる。また、素子変動の影響を受
けにくく、量産性、電源電圧・温度変動に優れている。
【図１】本発明の一実施例を示す回路の構成図である。
【図２】本発明の一実施例を示す回路の構成図である。
【図３】本発明の一実施例を示す回路のブロック図であ
る。
る。
【図４】本発明の一実施例を示す回路（３）と、この回
路において帰還抵抗可変回路と負荷抵抗可変回路を取り
除いた回路（１）と、この回路において負荷抵抗可変回
路を取り除いた回路（２）とにおける入力電流と出力電
圧の関係を示す図である。
路において帰還抵抗可変回路と負荷抵抗可変回路を取り
除いた回路（１）と、この回路において負荷抵抗可変回
路を取り除いた回路（２）とにおける入力電流と出力電
圧の関係を示す図である。
【図５】入力電流信号の波形図である。
【図６】本発明の一実施例を示す回路において帰還抵抗
可変回路および負荷抵抗可変回路を取り除いた回路にお
ける出力波形を示す図である。
可変回路および負荷抵抗可変回路を取り除いた回路にお
ける出力波形を示す図である。
【図７】本発明の一実施例を示す回路において負荷抵抗
可変回路を取り除いた回路における出力波形を示す図で
ある。
可変回路を取り除いた回路における出力波形を示す図で
ある。
【図８】本発明の一実施例を示す回路における出力波形
を示す図である。
を示す図である。
【図９】本発明の一実施例を示す回路およびこの回路に
おいて負荷抵抗可変回路を取り除いた回路における入力
電流と位相余裕の関係を示す図である。
おいて負荷抵抗可変回路を取り除いた回路における入力
電流と位相余裕の関係を示す図である。
【図１０】本発明の一実施例を示す回路における入力電
流と無帰還利得の周波数特性の関係を示す図である。
流と無帰還利得の周波数特性の関係を示す図である。
【図１１】図２の回路における入力電流と出力電圧の関
係を示す図である。
係を示す図である。
【図１２】図２の回路における出力波形を示す図であ
る。
る。
【図１３】図３の回路における入力電流と出力電圧の関
係を示す図である。
係を示す図である。
【図１４】図３の回路における出力波形を示す図であ
る。
る。
【図１５】従来例を示す回路の構成図である。
【図１６】従来例を示す回路の構成図である。
１ 入力端子 ２ 出力端子 ３ 帰還抵抗可変回路 ４ 負荷抵抗可変回路 ５ 基準電圧源 ６ 電源端子 ７ 接地端子 ８ 入力信号の増幅部 ＰＤ 受光素子 Ｑ１〜Ｑ３ バイポーラトランジスタ Ｒ１〜Ｒ９，Ｒ５１，Ｒ５２ 抵抗 Ｄ１〜Ｄ７，Ｄ１１，Ｄ１２ ダイオード Ｃ１ コンデンサ Ｒｆ，Ｒｆ１，Ｒｆ２ 帰還抵抗
Claims (5)
- 【請求項１】 入力電流を電圧に変換して出力するトラ
ンスインピーダンス形増幅回路において、帰還抵抗に並
列に挿入される帰還抵抗可変回路と、増幅段エミッタ接
地回路のコレクタに接続される負荷抵抗可変回路とを備
えていることを特徴とするトランスインピーダンス形増
幅回路。 - 【請求項２】 請求項１記載の帰還抵抗可変回路は、ダ
イオードと抵抗（順不同）を直列接続した回路であり、
前記ダイオードは、トランスインピーダンス形増幅器の
入力端での入力電流の極性により決定される請求項１記
載の帰還抵抗の端子間の電位差に対して、順方向バイア
スされるように接続されていることを特徴とする請求項
１記載のトランスインピーダンス形増幅回路。 - 【請求項３】 請求項１記載の負荷抵抗可変回路は、請
求項１記載のエミッタ接地回路の入力端での入力電流が
０のとき、もしくは微少なときの前記エミッタ接地回路
のコレクタ電位とほぼ等しい電位をもつ基準電圧源と、
前記基準電圧源と前記エミッタ接地回路のコレクタ間に
直列に挿入されるダイオードと抵抗（順不同）を備え、
前記ダイオードは、入力電流の増加により生じる、前記
エミッタ接地回路のコレクタと前記基準電圧源の間の電
位差に対して、順方向バイアスされるように接続されて
いることを特徴とする請求項１記載のトランスインピー
ダンス形増幅回路。 - 【請求項４】 請求項１記載の増幅段エミッタ接地回路
のエミッタと最低電位との間に一定の電位差を与えるレ
ベルシフト回路が挿入されていることを特徴とする請求
項１記載のトランスインピーダンス形増幅回路。 - 【請求項５】 請求項１記載のトランスインピーダンス
形増幅回路を、電圧・電流変換回路を介して多段接続す
ることを特徴とする請求項１記載のトランスインピーダ
ンス形増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293249A JP2653018B2 (ja) | 1993-11-24 | 1993-11-24 | トランスインピーダンス形増幅回路 |
| US08/343,346 US5525929A (en) | 1993-11-24 | 1994-11-22 | Transimpedance amplifier circuit with feedback and load resistor variable circuits |
| AU79027/94A AU679791B2 (en) | 1993-11-24 | 1994-11-24 | Transimpedance amplifier circuit with feedback and load resistor variable circuits |
| DE69424985T DE69424985T2 (de) | 1993-11-24 | 1994-11-24 | Transimpedanzverstärkerschaltung mit variablen Rückkopplungs- und Lastwiderstandsschaltungen |
| EP94118503A EP0654896B1 (en) | 1993-11-24 | 1994-11-24 | Transimpedance amplifier circuit with feedback and load resistor variable circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293249A JP2653018B2 (ja) | 1993-11-24 | 1993-11-24 | トランスインピーダンス形増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147520A true JPH07147520A (ja) | 1995-06-06 |
| JP2653018B2 JP2653018B2 (ja) | 1997-09-10 |
Family
ID=17792381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293249A Expired - Fee Related JP2653018B2 (ja) | 1993-11-24 | 1993-11-24 | トランスインピーダンス形増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5525929A (ja) |
| EP (1) | EP0654896B1 (ja) |
| JP (1) | JP2653018B2 (ja) |
| AU (1) | AU679791B2 (ja) |
| DE (1) | DE69424985T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011223268A (ja) * | 2010-04-08 | 2011-11-04 | Tdk Corp | 並列−直列形電流帰還増幅器、光学機器、及び光学ドライブ装置 |
| KR20160057893A (ko) * | 2014-11-14 | 2016-05-24 | 한국전자통신연구원 | 선형 입력범위를 개선한 레귤레이티드 캐스코드 구조의 버스트 모드 광 전치증폭기 |
| KR20210012816A (ko) * | 2019-07-26 | 2021-02-03 | 이화여자대학교 산학협력단 | 전달 임피던스 증폭기 |
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| JP3576715B2 (ja) * | 1996-09-10 | 2004-10-13 | 本田技研工業株式会社 | 光センサ回路 |
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| KR19990042066A (ko) * | 1997-11-25 | 1999-06-15 | 정선종 | 가변이득 증폭기 |
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- 1994-11-24 DE DE69424985T patent/DE69424985T2/de not_active Expired - Fee Related
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