JPH0714236B2 - 搬送波出力装置 - Google Patents
搬送波出力装置Info
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- JPH0714236B2 JPH0714236B2 JP1239474A JP23947489A JPH0714236B2 JP H0714236 B2 JPH0714236 B2 JP H0714236B2 JP 1239474 A JP1239474 A JP 1239474A JP 23947489 A JP23947489 A JP 23947489A JP H0714236 B2 JPH0714236 B2 JP H0714236B2
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- Japan
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- unit
- carrier wave
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
- H03J1/0025—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor in a remote control unit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/20—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver
- H04B1/202—Circuits for coupling gramophone pick-up, recorder output, or microphone to receiver by remote control
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- Microelectronics & Electronic Packaging (AREA)
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- Communication Control (AREA)
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は搬送波を出力する装置に関し、特にワイヤレス
リモコンを用いて一旦保持したデータを本体に搬送させ
るのに好適なものに関する。
リモコンを用いて一旦保持したデータを本体に搬送させ
るのに好適なものに関する。
（従来の技術） 搬送波を出力する装置には様々なものがあるが、例えば
VTR装置において、CPUを内蔵したワイヤレスリモコンに
予約録画のデータを入力して一旦記憶させ、このデータ
を本体に搬送出力するというものがある。このような搬
送波出力装置として、従来の装置は第４図に示されるよ
うな構成を有していた。先ず操作者により入力されたデ
ータを、CPU部102がRAMやデコーダ等の出力データ保持
部101に一旦保持させる。そして搬送させるべきとき
に、CPU部102がこのデータを取り込む。CPU部102は、こ
のデータに基づき搬送波出力部105からの基本クロック
（A2）の出力を制御する。この基本クロック（A2）は、
第５図に示されたような波形を有するCPU部102からのク
ロック信号である。タイムカウント部504は、CPU部102
に対してこの基本クロック（A2）の出力制御の判断すべ
き時期の指示を行う。CPU部102は、この指示がある毎に
搬送波出力部105に対してセット、リセット命令を出
す。この命令は、第５図に示されたような出力制御信号
（A1）により行う。データが“0"の場合には、ハイレベ
ルとロウレベルとが１周期Ｔずつ組み合わされ、“1"の
ときにはハイレベルが１周期Ｔ、ロウレベルが３周期Ｔ
組み合された信号A1に対応させている。これにより例え
ば“0110"というデータは、第５図の信号A1のように変
換されることになる。そしてこの出力制御信号A1は搬送
波出力部105に対し、立ち上がる時点でセットを命じ、
立ち下がる時点でリセットを命じる。搬送波出力部105
は、この信号A1により、セットを命じられた時点から基
本クロックA2を出力し、リセットを命じられると出力を
停止する。このようにして搬送させるべきデータが、搬
送波として出力される。
VTR装置において、CPUを内蔵したワイヤレスリモコンに
予約録画のデータを入力して一旦記憶させ、このデータ
を本体に搬送出力するというものがある。このような搬
送波出力装置として、従来の装置は第４図に示されるよ
うな構成を有していた。先ず操作者により入力されたデ
ータを、CPU部102がRAMやデコーダ等の出力データ保持
部101に一旦保持させる。そして搬送させるべきとき
に、CPU部102がこのデータを取り込む。CPU部102は、こ
のデータに基づき搬送波出力部105からの基本クロック
（A2）の出力を制御する。この基本クロック（A2）は、
第５図に示されたような波形を有するCPU部102からのク
ロック信号である。タイムカウント部504は、CPU部102
に対してこの基本クロック（A2）の出力制御の判断すべ
き時期の指示を行う。CPU部102は、この指示がある毎に
搬送波出力部105に対してセット、リセット命令を出
す。この命令は、第５図に示されたような出力制御信号
（A1）により行う。データが“0"の場合には、ハイレベ
ルとロウレベルとが１周期Ｔずつ組み合わされ、“1"の
ときにはハイレベルが１周期Ｔ、ロウレベルが３周期Ｔ
組み合された信号A1に対応させている。これにより例え
ば“0110"というデータは、第５図の信号A1のように変
換されることになる。そしてこの出力制御信号A1は搬送
波出力部105に対し、立ち上がる時点でセットを命じ、
立ち下がる時点でリセットを命じる。搬送波出力部105
は、この信号A1により、セットを命じられた時点から基
本クロックA2を出力し、リセットを命じられると出力を
停止する。このようにして搬送させるべきデータが、搬
送波として出力される。
（発明が解決しようとする課題） しかし、データから出力制御信号A1を生成する処理は、
全てCPU部102が行っている。従ってこの処理を行ってい
る最中は、CPU部102は他の処理を行うことができないと
いう問題があった。またこのような処理を、CPU部105に
行わせるためのソフトウェアを作成するのに多大な手間
を必要とし、コストの増大を招いていた。
全てCPU部102が行っている。従ってこの処理を行ってい
る最中は、CPU部102は他の処理を行うことができないと
いう問題があった。またこのような処理を、CPU部105に
行わせるためのソフトウェアを作成するのに多大な手間
を必要とし、コストの増大を招いていた。
本発明は上記事情に鑑みてなされたものであり、搬送波
の出力を行っている最中にも、CPU部に他の処理を並行
して行わせることができ、さらにこの処理に必要なソフ
トウェアを作成させる手間を省いてコストを低減させる
ことができる搬送波出力装置を提供することを目的とす
る。
の出力を行っている最中にも、CPU部に他の処理を並行
して行わせることができ、さらにこの処理に必要なソフ
トウェアを作成させる手間を省いてコストを低減させる
ことができる搬送波出力装置を提供することを目的とす
る。
（課題を解決するための手段） 本発明の搬送波出力装置は、搬送させるべきデータを搬
送波として出力する装置であって、データをCPU部から
与えられて保持する出力データ保持部と、所定の周波数
の信号を発生するタイムカウント部と、出力データ保持
部からデータを与えられ前記周波数に基づいて搬送波の
出力を制御するための出力制御信号を生成してシリアル
に出力することをCPU部に代わって行う出力制御部と、
出力された出力制御信号により制御されて搬送波を出力
する搬送波出力部とを備えたことを特徴としている。
送波として出力する装置であって、データをCPU部から
与えられて保持する出力データ保持部と、所定の周波数
の信号を発生するタイムカウント部と、出力データ保持
部からデータを与えられ前記周波数に基づいて搬送波の
出力を制御するための出力制御信号を生成してシリアル
に出力することをCPU部に代わって行う出力制御部と、
出力された出力制御信号により制御されて搬送波を出力
する搬送波出力部とを備えたことを特徴としている。
ここで出力制御部は、CPU部からアドレス信号を与えら
れて解読し、出力データ保持部のアドレスを選択する回
路と、選択されたアドレスに保持されているデータをシ
リアル化して出力させるシリアル化回路と、シリアル化
されて出力されたデータを与えられ、前記周波数に基づ
いて出力制御信号を生成して出力する出力制御回路とを
備えたことを特徴とするものであってもよい。
れて解読し、出力データ保持部のアドレスを選択する回
路と、選択されたアドレスに保持されているデータをシ
リアル化して出力させるシリアル化回路と、シリアル化
されて出力されたデータを与えられ、前記周波数に基づ
いて出力制御信号を生成して出力する出力制御回路とを
備えたことを特徴とするものであってもよい。
（作用） 搬送させるべきデータが、先ずCPU部から出力データ保
持部に与えられて一旦保持される。そしてこのデータを
出力制御部が与えられ、タイムカウント部の発生した信
号の周波数に基づいて、出力制御信号を生成する。この
出力制御信号によって搬送波出力部が制御されて、デー
タを搬送波として出力する。この場合に、出力データ保
持部からデータを与えられて出力制御信号を生成する処
理をCPU部が行うと、他の処理を行うことができない
が、このように出力制御部が搬送波出力に必要な処理を
CPU部に代わって行うことにより、CPU部は他の処理を並
行して行うことが可能となる。
持部に与えられて一旦保持される。そしてこのデータを
出力制御部が与えられ、タイムカウント部の発生した信
号の周波数に基づいて、出力制御信号を生成する。この
出力制御信号によって搬送波出力部が制御されて、デー
タを搬送波として出力する。この場合に、出力データ保
持部からデータを与えられて出力制御信号を生成する処
理をCPU部が行うと、他の処理を行うことができない
が、このように出力制御部が搬送波出力に必要な処理を
CPU部に代わって行うことにより、CPU部は他の処理を並
行して行うことが可能となる。
また出力制御部が、アドレスを選択する回路、シリアル
化回路、出力制御回路を備えるものであってもよく、こ
のようにハードにより構成して処理を行う場合には、CP
U部に処理させる場合に必要なソフトウェアを作成する
手間が省けて、コストが低減される。
化回路、出力制御回路を備えるものであってもよく、こ
のようにハードにより構成して処理を行う場合には、CP
U部に処理させる場合に必要なソフトウェアを作成する
手間が省けて、コストが低減される。
（実施例） 以下本発明の一実施例について、図面を参照して説明す
る。本実施例の構成を第１図に示す。従来の装置の構成
を示す第１図と比較し、CPU部102と搬送波出力部105と
の間に出力制御部103が付加された点が異なっている。
操作者により入力されたデータをCPU部102が出力データ
保持部101に一旦保持させ、搬送させるべきときにCPU部
102に代わって出力制御部103がこのデータを取り込む。
そしてCPU部102の開始命令により、タイムカウント部10
4が出力する信号の周期に従い、出力制御部103が搬送波
出力部105へ出力制御信号を出力する。このように出力
制御部103は、出力データ保持部101が一旦保持したデー
タを受け取って、搬送波出力部105の出力を制御する制
御信号を生成する処理を、CPU部102に代わって行うもの
であり、これによりCPU部102はこの間他の処理を並行し
て行うことが可能となる。
る。本実施例の構成を第１図に示す。従来の装置の構成
を示す第１図と比較し、CPU部102と搬送波出力部105と
の間に出力制御部103が付加された点が異なっている。
操作者により入力されたデータをCPU部102が出力データ
保持部101に一旦保持させ、搬送させるべきときにCPU部
102に代わって出力制御部103がこのデータを取り込む。
そしてCPU部102の開始命令により、タイムカウント部10
4が出力する信号の周期に従い、出力制御部103が搬送波
出力部105へ出力制御信号を出力する。このように出力
制御部103は、出力データ保持部101が一旦保持したデー
タを受け取って、搬送波出力部105の出力を制御する制
御信号を生成する処理を、CPU部102に代わって行うもの
であり、これによりCPU部102はこの間他の処理を並行し
て行うことが可能となる。
このような基本的な構成を有した装置のより具体的な回
路について、第２図を用いて説明する。第１図の各構成
要素との対比において、出力データ保持部101、タイム
カウント部104及び搬送波出力部105は同様の機能を果た
すものであり、出力制御部103はアドレス選択回路202、
シリアル化回路201、AND回路203、１データ可変カウン
タ204及びデータカウンタ＆デコーダ205が相当し、CPU
部102は図示されていない。
路について、第２図を用いて説明する。第１図の各構成
要素との対比において、出力データ保持部101、タイム
カウント部104及び搬送波出力部105は同様の機能を果た
すものであり、出力制御部103はアドレス選択回路202、
シリアル化回路201、AND回路203、１データ可変カウン
タ204及びデータカウンタ＆デコーダ205が相当し、CPU
部102は図示されていない。
出力データ保持部101は、４ビットのｎ＋１個（ｎは整
数）のデータの保持を行う。この保持されたデータを、
搬送波出力部105を構成する各要素が次のようにして出
力制御信号B5を生成し搬送波出力部105へ出力する。先
ずCPU部102からデータカウンタ＆デコーダ205が開始命
令を受け、さらに出力データ保持部101のアドレス信号
を受け取って解読し、アドレス０〜ｎを選択するアドレ
ス選択信号500,502,…,50nをアドレス選択回路202に、
４ビットのシリアル化した信号にするためのシリアル化
信号401〜404をシリアル化回路201に出力する。例えば
アドレス０を選択したとすると、アドレス選択信号500
〜50nのうち、アドレス０に対応した信号500の信号レベ
ルを変えて、アドレス選択回路202のゲート1202のみ開
く。さらに信号401から順に信号レベルを変えて、シリ
アル化回路201のゲートを1201aから1201b、1201c、1201
dと順に開いていく。これにより、アドレス０のメモリ
セル1101aから1101dまでに保持されたデータが、シリア
ルにシリアル化回路202から信号303として出力される。
数）のデータの保持を行う。この保持されたデータを、
搬送波出力部105を構成する各要素が次のようにして出
力制御信号B5を生成し搬送波出力部105へ出力する。先
ずCPU部102からデータカウンタ＆デコーダ205が開始命
令を受け、さらに出力データ保持部101のアドレス信号
を受け取って解読し、アドレス０〜ｎを選択するアドレ
ス選択信号500,502,…,50nをアドレス選択回路202に、
４ビットのシリアル化した信号にするためのシリアル化
信号401〜404をシリアル化回路201に出力する。例えば
アドレス０を選択したとすると、アドレス選択信号500
〜50nのうち、アドレス０に対応した信号500の信号レベ
ルを変えて、アドレス選択回路202のゲート1202のみ開
く。さらに信号401から順に信号レベルを変えて、シリ
アル化回路201のゲートを1201aから1201b、1201c、1201
dと順に開いていく。これにより、アドレス０のメモリ
セル1101aから1101dまでに保持されたデータが、シリア
ルにシリアル化回路202から信号303として出力される。
一方、タイムカウント部104には、CPU部102より第３図
に示すような周期Ｔの基本クロック信号B1が与えられて
おり、これから４倍の周期4Tに分周した信号B2を生成し
てAND回路203に出力する。AND回路203は、この信号B2と
アドレス選択回路202のゲート1202からの信号303とのAN
Dをとり、１データ可変カウンタ204にデータ信号304と
して出力する。これにより、信号B2の周期4Tに対応した
データ信号304が、１データ可変カウンタ204に与えられ
ることになる。
に示すような周期Ｔの基本クロック信号B1が与えられて
おり、これから４倍の周期4Tに分周した信号B2を生成し
てAND回路203に出力する。AND回路203は、この信号B2と
アドレス選択回路202のゲート1202からの信号303とのAN
Dをとり、１データ可変カウンタ204にデータ信号304と
して出力する。これにより、信号B2の周期4Tに対応した
データ信号304が、１データ可変カウンタ204に与えられ
ることになる。
この１データ可変カウンタ204は、データ信号304から搬
送波出力部105の出力を制御する出力制御信号B5に変換
する。データ信号304が“1"である場合には、第３図の
信号B3のように、信号B2の四周期分（16T）にまたがっ
てハイレベルが１周期分（4T）、ロウレベルが３周期分
（12T）の信号に変換する。データ信号304が“0"である
場合には、信号B4のように信号B2の２周期分（8T）にま
たがってハイレベル、ロウレベル共に１周期分（4T）の
信号に変換する。このようにして変換された出力制御信
号B5と、CPU部102からのクロック信号B1とが搬送波出力
部105のANDゲート105aに与えられ、この二つの信号のAN
Dをとって搬送波信号307が出力される。
送波出力部105の出力を制御する出力制御信号B5に変換
する。データ信号304が“1"である場合には、第３図の
信号B3のように、信号B2の四周期分（16T）にまたがっ
てハイレベルが１周期分（4T）、ロウレベルが３周期分
（12T）の信号に変換する。データ信号304が“0"である
場合には、信号B4のように信号B2の２周期分（8T）にま
たがってハイレベル、ロウレベル共に１周期分（4T）の
信号に変換する。このようにして変換された出力制御信
号B5と、CPU部102からのクロック信号B1とが搬送波出力
部105のANDゲート105aに与えられ、この二つの信号のAN
Dをとって搬送波信号307が出力される。
例えば、データ保持部101のアドレス０の各メモリセル
に“1010"のデータが保持されており、アドレス１には
“0111"のデータが保持されているとする。このデータ
をシリアルに搬送させる場合に、上述のようにデータカ
ウンタ＆デコーダ205からの信号401〜406の信号によっ
てシリアル化回路201、アドレス選択回路202の各ゲート
が制御され、先ずアドレス０に保持されたデータが順次
１データ可変カウンタ204に出力され、第３図に示され
たように出力制御信号B5のうちのａ部として出力され
る。この信号B5によって制御された搬送波307が搬送波
出力部105から出力される。アドレス０のデータの搬送
が終了すると、データカウンタ＆デコーダ205によって
シリアル化回路201及びアドレス選択回路202の各ゲート
が制御され、アドレス１に保持されたデータ“0111"が
順次１データ可変カウンタ204に出力される。そして第
３図に示されたように、出力制御信号B5のうちのｂ部と
して出力され、これにより制御された搬送波307が搬送
波出力部105から出力される。このようにして、データ
保持部101のアドレス０からｎまでに保持されたデータ
が、順次搬送されていく。
に“1010"のデータが保持されており、アドレス１には
“0111"のデータが保持されているとする。このデータ
をシリアルに搬送させる場合に、上述のようにデータカ
ウンタ＆デコーダ205からの信号401〜406の信号によっ
てシリアル化回路201、アドレス選択回路202の各ゲート
が制御され、先ずアドレス０に保持されたデータが順次
１データ可変カウンタ204に出力され、第３図に示され
たように出力制御信号B5のうちのａ部として出力され
る。この信号B5によって制御された搬送波307が搬送波
出力部105から出力される。アドレス０のデータの搬送
が終了すると、データカウンタ＆デコーダ205によって
シリアル化回路201及びアドレス選択回路202の各ゲート
が制御され、アドレス１に保持されたデータ“0111"が
順次１データ可変カウンタ204に出力される。そして第
３図に示されたように、出力制御信号B5のうちのｂ部と
して出力され、これにより制御された搬送波307が搬送
波出力部105から出力される。このようにして、データ
保持部101のアドレス０からｎまでに保持されたデータ
が、順次搬送されていく。
本実施例によれば、データの搬送に必要な処理を、アド
レス選択回路202、シリアル化回路201、AND回路203、１
データ可変カウンタ204及びデータカウンタ＆デコーダ2
05で構成された出力制御部がCPU部102に代わって行う。
このため、搬送中にCPU部102はこのような処理から解放
され、他の処理を並行して行うことが可能であり、処理
効率を向上させることができる。またこのような処理を
CPU部105に行わせるには、搬送処理用のソフトウェアを
多大な手間をかけて作成しなければならないが、本実施
例のようなハードにより処理することでこのような手間
を省くことができ、コストを低減させることができる。
レス選択回路202、シリアル化回路201、AND回路203、１
データ可変カウンタ204及びデータカウンタ＆デコーダ2
05で構成された出力制御部がCPU部102に代わって行う。
このため、搬送中にCPU部102はこのような処理から解放
され、他の処理を並行して行うことが可能であり、処理
効率を向上させることができる。またこのような処理を
CPU部105に行わせるには、搬送処理用のソフトウェアを
多大な手間をかけて作成しなければならないが、本実施
例のようなハードにより処理することでこのような手間
を省くことができ、コストを低減させることができる。
上述の実施例は一例であって、本発明を限定するもので
はない。例えば第２図に示された回路構成と異なるもの
であってもよい。特に出力制御部は、保持されたデータ
から搬送波を出力させるのに必要な制御信号を生成し得
るものであればいかなる構成によるものであっても、本
実施例と同様な効果が得られる。また、出力制御部に代
わって搬送処理用のCPU部を新たに備えるものであって
も、同様に搬送中に他の処理を並行して行うことがで
き、このような構成であってもよい。但しこの場合より
も、実施例のように搬送処理専用の回路をハード上で構
成した方が、コストを低減させることが可能である。
はない。例えば第２図に示された回路構成と異なるもの
であってもよい。特に出力制御部は、保持されたデータ
から搬送波を出力させるのに必要な制御信号を生成し得
るものであればいかなる構成によるものであっても、本
実施例と同様な効果が得られる。また、出力制御部に代
わって搬送処理用のCPU部を新たに備えるものであって
も、同様に搬送中に他の処理を並行して行うことがで
き、このような構成であってもよい。但しこの場合より
も、実施例のように搬送処理専用の回路をハード上で構
成した方が、コストを低減させることが可能である。
以上説明したように本発明は、搬送させるべきデータか
ら搬送波出力部の出力を制御する信号を生成する処理
を、CPU部に代わって出力制御部が行うものであるた
め、このような搬送波出力処理を行っている最中にCPU
部が他の処理を並行して処理することが可能となり、処
理効率を向上させることが可能である。
ら搬送波出力部の出力を制御する信号を生成する処理
を、CPU部に代わって出力制御部が行うものであるた
め、このような搬送波出力処理を行っている最中にCPU
部が他の処理を並行して処理することが可能となり、処
理効率を向上させることが可能である。
また出力制御部としてアドレスを選択する回路、シリア
ル化回路、出力制御回路を備えるものであってもよく、
このようにハードにより構成して処理を行う場合には、
CPU部に処理させる場合に必要なソフトウェアを作成す
る手間を要しないため、処理効率の向上とあいまってコ
ストを低減させることができる。
ル化回路、出力制御回路を備えるものであってもよく、
このようにハードにより構成して処理を行う場合には、
CPU部に処理させる場合に必要なソフトウェアを作成す
る手間を要しないため、処理効率の向上とあいまってコ
ストを低減させることができる。
第１図は本発明の一実施例による搬送波出力装置の構成
を示すブロック図、第２図は同装置の回路構成を示す回
路図、第３図は同装置の各信号の波形を示す説明図、第
４図は従来の搬送波出力装置の構成を示すブロック図、
第５図は同装置の各信号の波形を示す説明図である。 101…出力データ保持部、102…CPU部、103…出力制御
部、104…タイムカウント部、105…搬送波出力部、201
…シリアル化回路、202…アドレス選択回路、203…AND
回路、204…１データ可変カウンタ、205…データカウン
タ＆デコーダ。
を示すブロック図、第２図は同装置の回路構成を示す回
路図、第３図は同装置の各信号の波形を示す説明図、第
４図は従来の搬送波出力装置の構成を示すブロック図、
第５図は同装置の各信号の波形を示す説明図である。 101…出力データ保持部、102…CPU部、103…出力制御
部、104…タイムカウント部、105…搬送波出力部、201
…シリアル化回路、202…アドレス選択回路、203…AND
回路、204…１データ可変カウンタ、205…データカウン
タ＆デコーダ。
Claims (2)
- 【請求項１】搬送させるべきデータを搬送波として出力
する装置において、 前記データをCPU部から与えられて保持する出力データ
保持部と、 所定の周波数の信号を発生するタイムカウント部と、 前記出力データ保持部から前記データを与えられ、前記
周波数に基づいて前記搬送波の出力を制御するための出
力制御信号を生成して出力することを前記CPU部に代わ
って行う出力制御部と、 出力された前記出力制御信号により制御されて前記搬送
波を出力する搬送波出力部とを備えたことを特徴とする
搬送波出力装置。 - 【請求項２】前記出力制御部は、前記CPU部からアドレ
ス信号を与えられて解読し、前記出力データ保持部のア
ドレスを選択する回路と、選択されたアドレスに保持さ
れている前記データをシリアル化して出力させるシリア
ル化回路と、シリアル化されて出力された前記データを
与えられ、前記周波数に基づいて前記出力制御信号を生
成して出力する出力制御回路とを備えたことを特徴とす
る請求項記載の搬送波出力装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239474A JPH0714236B2 (ja) | 1989-09-14 | 1989-09-14 | 搬送波出力装置 |
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