JPH0713539A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH0713539A JPH0713539A JP5156620A JP15662093A JPH0713539A JP H0713539 A JPH0713539 A JP H0713539A JP 5156620 A JP5156620 A JP 5156620A JP 15662093 A JP15662093 A JP 15662093A JP H0713539 A JPH0713539 A JP H0713539A
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Abstract
(57)【要約】
【目的】高解像度用の表示データを損なうことなく低解
像度の表示器に表示させることが可能な表示制御回路を
実現すること。 【構成】ホスト装置と、第１のメモリと、前記ホスト装
置から出力された制御の信号に従い、Ｍ×Ｎ個のデータ
からなる矩形領域分の画素を表示するための原表示デー
タのうち、一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個
の矩形領域分の画素を表示するための表示データを格納
する第２のメモリと、ビデオ信号生成手段と、を設けた
ことを特徴とする表示制御装置である。
像度の表示器に表示させることが可能な表示制御回路を
実現すること。 【構成】ホスト装置と、第１のメモリと、前記ホスト装
置から出力された制御の信号に従い、Ｍ×Ｎ個のデータ
からなる矩形領域分の画素を表示するための原表示デー
タのうち、一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個
の矩形領域分の画素を表示するための表示データを格納
する第２のメモリと、ビデオ信号生成手段と、を設けた
ことを特徴とする表示制御装置である。
Description
【０００１】
【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、画面解像度以上の表示情報が与えられた場
合、その情報を損なうことなく表示器上に表示すること
を可能とするための表示制御装置に関する。
詳しくは、画面解像度以上の表示情報が与えられた場
合、その情報を損なうことなく表示器上に表示すること
を可能とするための表示制御装置に関する。
【０００２】
【従来の技術】従来より、画像データがＭ×Ｎ個分の解
像度で与えられた場合、Ｍ×Ｎ個分の解像度以上を有す
る表示器であれば、与えられた画像データを損なうこと
なく表示をすることができるが、Ｍ×Ｎ個分以下の低解
像度の表示器であれば、このＭ×Ｎ個分の画像データは
圧縮表示を行って表示する必要がある。
像度で与えられた場合、Ｍ×Ｎ個分の解像度以上を有す
る表示器であれば、与えられた画像データを損なうこと
なく表示をすることができるが、Ｍ×Ｎ個分以下の低解
像度の表示器であれば、このＭ×Ｎ個分の画像データは
圧縮表示を行って表示する必要がある。
【０００３】このことを具体的に説明する。例えば、あ
る２つの画像を有するオシロスコープがあるとする。具
体的には、波形解像度の高い表示器を有する本体のデジ
タルオシロスコープとそれに付随する子機のデジタルオ
シロスコープがあるような場合である。このとき、本体
側のデジタルオシロスコープでの表示器の解像度を640
×480ドットとし、子機のデジタルオシロスコープでの
表示器の解像度を500×400ドットとする場合、本体側の
デジタルオシロスコープに表示されているの内容をその
まま表示することは不可能である。この640×480ドット
分の画像データの表示内容を低解像度の表示器に表示さ
せる際の方法としては、640×480ドット分の表示情報を
500×400ドット分の表示に圧縮するものがあるが、この
ような方法では、640×480ドット分の解像度を有する表
示器で表示されていた文字などは、このような圧縮を行
うことで、文字が潰れてしまう等の不都合がある。ま
た、640×480ドット分の表示情報のうち、500×400ドッ
ト分の表示情報のみを表示させようとすると、本体オシ
ロスコープに表示されている重要な情報が、子機オシロ
スコープには表示されないという状態が発生することに
なる。
る２つの画像を有するオシロスコープがあるとする。具
体的には、波形解像度の高い表示器を有する本体のデジ
タルオシロスコープとそれに付随する子機のデジタルオ
シロスコープがあるような場合である。このとき、本体
側のデジタルオシロスコープでの表示器の解像度を640
×480ドットとし、子機のデジタルオシロスコープでの
表示器の解像度を500×400ドットとする場合、本体側の
デジタルオシロスコープに表示されているの内容をその
まま表示することは不可能である。この640×480ドット
分の画像データの表示内容を低解像度の表示器に表示さ
せる際の方法としては、640×480ドット分の表示情報を
500×400ドット分の表示に圧縮するものがあるが、この
ような方法では、640×480ドット分の解像度を有する表
示器で表示されていた文字などは、このような圧縮を行
うことで、文字が潰れてしまう等の不都合がある。ま
た、640×480ドット分の表示情報のうち、500×400ドッ
ト分の表示情報のみを表示させようとすると、本体オシ
ロスコープに表示されている重要な情報が、子機オシロ
スコープには表示されないという状態が発生することに
なる。
【０００４】
【発明が解決しようとする課題】このため、表示器の解
像度が、表示情報よりも少ないときには、その表示情報
のすべての情報をもらさず表示させることは困難である
という問題があった。本発明はこのような課題を解決
し、表示器の解像度が、表示情報よりも少ない場合であ
っても、その表示情報のすべての情報を表示器上に表示
させることが可能な表示制御装置を実現することを目的
とする。
像度が、表示情報よりも少ないときには、その表示情報
のすべての情報をもらさず表示させることは困難である
という問題があった。本発明はこのような課題を解決
し、表示器の解像度が、表示情報よりも少ない場合であ
っても、その表示情報のすべての情報を表示器上に表示
させることが可能な表示制御装置を実現することを目的
とする。
【０００５】
【課題を解決するための手段】本発明は、表示用の原表
示データおよび制御の信号と区分指定図形信号を出力す
るホスト装置と、このホスト装置から出力された制御の
信号に従い、Ｍ×Ｎ個のデータからなる矩形領域分の画
素を表示するための原表示データを直接格納する第１の
メモリと、前記ホスト装置から出力された制御の信号に
従い、原表示データのうち、一組以上のＭi×Ｎi（Ｍi
≦Ｍ，Ｎi≦Ｎ）個の矩形領域分の画素を表示するため
の表示データを格納する第２のメモリと、第１のメモリ
に格納された原表示データをビデオ信号として出力する
第１のビデオ信号生成手段と、第２のメモリに格納され
た表示用データをビデオ信号に変換する第２のビデオ信
号生成手段と、を具備したことを特徴とする表示制御装
置である。
示データおよび制御の信号と区分指定図形信号を出力す
るホスト装置と、このホスト装置から出力された制御の
信号に従い、Ｍ×Ｎ個のデータからなる矩形領域分の画
素を表示するための原表示データを直接格納する第１の
メモリと、前記ホスト装置から出力された制御の信号に
従い、原表示データのうち、一組以上のＭi×Ｎi（Ｍi
≦Ｍ，Ｎi≦Ｎ）個の矩形領域分の画素を表示するため
の表示データを格納する第２のメモリと、第１のメモリ
に格納された原表示データをビデオ信号として出力する
第１のビデオ信号生成手段と、第２のメモリに格納され
た表示用データをビデオ信号に変換する第２のビデオ信
号生成手段と、を具備したことを特徴とする表示制御装
置である。
【０００６】
【作用】解像度の高い画像データを矩形に分解し、重ね
合わせて表示をするための手段を設けることで、高い画
像データの解像度を損なうことなく、解像度の低い表示
装置を用いても、解像度の高い画像データを表示するこ
とが可能となる。
合わせて表示をするための手段を設けることで、高い画
像データの解像度を損なうことなく、解像度の低い表示
装置を用いても、解像度の高い画像データを表示するこ
とが可能となる。
【０００７】
【実施例】図１に、本発明装置の一実施例の構成図を示
す。図において、１はホスト装置であり、このホスト装
置１は、原表示データを出力するホスト装置本体１ａと
区分指定図形信号を出力する区分設定手段１ｂから構成
される。ホスト装置本体１ａは本体装置Ｍ×Ｎ個のデー
タからなる矩形領域の画素を表示するための原表示デー
タを出力し、区分設定手段１ｂはこの原表示データを一
組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個の矩形領域に
区分するための区分指定図形信号を出力する。２は制御
回路、３，５はそれぞれ表示メモリである。制御回路２
は、ホスト装置本体１ａからの原表示データと制御信号
を入力し、原表示データを一組以上のＭi×Ｎi（Ｍi≦
Ｍ，Ｎi≦Ｎ）個の矩形領域に区分し、表示メモリ５に
出力する。一方、制御回路２は、表示メモリ３には、Ｍ
×Ｎ個のデータからなる原表示データをそのまま出力す
る。なお、制御回路手段２の詳しい内容は、図２に示さ
れる。
す。図において、１はホスト装置であり、このホスト装
置１は、原表示データを出力するホスト装置本体１ａと
区分指定図形信号を出力する区分設定手段１ｂから構成
される。ホスト装置本体１ａは本体装置Ｍ×Ｎ個のデー
タからなる矩形領域の画素を表示するための原表示デー
タを出力し、区分設定手段１ｂはこの原表示データを一
組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個の矩形領域に
区分するための区分指定図形信号を出力する。２は制御
回路、３，５はそれぞれ表示メモリである。制御回路２
は、ホスト装置本体１ａからの原表示データと制御信号
を入力し、原表示データを一組以上のＭi×Ｎi（Ｍi≦
Ｍ，Ｎi≦Ｎ）個の矩形領域に区分し、表示メモリ５に
出力する。一方、制御回路２は、表示メモリ３には、Ｍ
×Ｎ個のデータからなる原表示データをそのまま出力す
る。なお、制御回路手段２の詳しい内容は、図２に示さ
れる。
【０００８】上記のように、表示メモリ３は、解像度の
高い表示器用の表示メモリである。また、表示メモリ５
は、解像度の低い表示器用の表示メモリで、詳しい内容
を図３に示す。４，６はビデオ信号生成手段で、表示メ
モリ３および５の内容を表示データに変換する。ビデオ
信号生成手段４は、表示メモリ３に格納された内容を表
示するためのビデオ信号を出力し、ビデオ信号生成手段
６は、表示メモリ５に格納された内容を表示するための
ビデオ信号を出力する。２１は高解像度表示器で、表示
メモリ３からのデータを表示する解像度の高い表示器で
ある。２２は低解像度表示器で、表示メモリ５からのデ
ータを表示する解像度の低い表示器である。
高い表示器用の表示メモリである。また、表示メモリ５
は、解像度の低い表示器用の表示メモリで、詳しい内容
を図３に示す。４，６はビデオ信号生成手段で、表示メ
モリ３および５の内容を表示データに変換する。ビデオ
信号生成手段４は、表示メモリ３に格納された内容を表
示するためのビデオ信号を出力し、ビデオ信号生成手段
６は、表示メモリ５に格納された内容を表示するための
ビデオ信号を出力する。２１は高解像度表示器で、表示
メモリ３からのデータを表示する解像度の高い表示器で
ある。２２は低解像度表示器で、表示メモリ５からのデ
ータを表示する解像度の低い表示器である。
【０００９】このような構成における動作を説明する。
図１に示す記号(a)は、ホスト装置本体１ａから出力さ
れる原表示データとその原表示データを表示メモリ３，
５内のどのアドレスに格納するかというアドレス信号お
よび制御信号を示すものである。記号(b)は、表示メモ
リ３に格納するデータおよびそのデータを格納するアド
レスおよびその他の制御信号を示すものである。記号
(c)は、表示メモリ５に格納するデータとそのデータを
格納するアドレスおよびその他の制御信号を示すもので
ある。記号(d)は表示メモリ３から読みだされたデー
タ、(e)はビデオ信号生成手段４から出力されるビデオ
信号を示すものである。(f)は表示メモリ５から読みだ
されたデータ、(g)はビデオ信号生成手段６から出力さ
れるビデオ信号を示すものである。また、記号(s)は区
分設定手段１ｂから出力される区分指定信号、(r)は区
分設定手段１ｂから出力されるビデオ信号となる区分指
定図形信号を示すものである。
図１に示す記号(a)は、ホスト装置本体１ａから出力さ
れる原表示データとその原表示データを表示メモリ３，
５内のどのアドレスに格納するかというアドレス信号お
よび制御信号を示すものである。記号(b)は、表示メモ
リ３に格納するデータおよびそのデータを格納するアド
レスおよびその他の制御信号を示すものである。記号
(c)は、表示メモリ５に格納するデータとそのデータを
格納するアドレスおよびその他の制御信号を示すもので
ある。記号(d)は表示メモリ３から読みだされたデー
タ、(e)はビデオ信号生成手段４から出力されるビデオ
信号を示すものである。(f)は表示メモリ５から読みだ
されたデータ、(g)はビデオ信号生成手段６から出力さ
れるビデオ信号を示すものである。また、記号(s)は区
分設定手段１ｂから出力される区分指定信号、(r)は区
分設定手段１ｂから出力されるビデオ信号となる区分指
定図形信号を示すものである。
【００１０】ホスト装置本体１ａから出力された信号
(a)は、制御回路２の制御に基づいて表示メモリ３には
信号(b)として、表示メモリ５には信号(c)として出力さ
れる。これらの信号に基づいて、表示メモリ３にはＭ×
Ｎ個のデータからなる矩形領域分の画素を表示するため
の表示用の原表示データが、また、表示メモリ５には、
一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個の矩形領域
に区分された表示データが格納される。この表示メモリ
３，５から信号（d)，(f)が制御回路２の制御の基に読
みだされ、ビデオ信号生成手段４，６にてビデオ信号
(e)，(g)に変換して出力される。ビデオ信号(r)，(e)
は、高解像度表示器２１に出力され、ビデオ信号(g)
は、低解像度表示器２２に出力される。
(a)は、制御回路２の制御に基づいて表示メモリ３には
信号(b)として、表示メモリ５には信号(c)として出力さ
れる。これらの信号に基づいて、表示メモリ３にはＭ×
Ｎ個のデータからなる矩形領域分の画素を表示するため
の表示用の原表示データが、また、表示メモリ５には、
一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個の矩形領域
に区分された表示データが格納される。この表示メモリ
３，５から信号（d)，(f)が制御回路２の制御の基に読
みだされ、ビデオ信号生成手段４，６にてビデオ信号
(e)，(g)に変換して出力される。ビデオ信号(r)，(e)
は、高解像度表示器２１に出力され、ビデオ信号(g)
は、低解像度表示器２２に出力される。
【００１１】図２は、図１に用いられる制御手段２の具
体的構成図であり、図３は図１に用いられる表示メモリ
５、およびビデオ信号生成手段６の具体的構成図であ
る。図２において、７はアドレス判定回路、８はアドレ
ス変換回路、９はデータ配分回路である。また、図３内
の５ａ，５ｂは表示メモリを示すものである。なお、図
２内の記号(h)はアドレス信号、(i)はデータ信号、(j)
は領域設定信号、(k)は判定信号を示すものである。ま
た(l)は図１における表示メモリ５の書込みアドレス信
号、(p)は図３に示す表示メモリ５ａに出力するデータ
信号、(q)は表示メモリ５ｂに出力するデータ信号であ
る。アドレス信号(h)、データ信号(i)、領域設定信号
(j)は、図１内の信号(a)に該当し、これらの信号はホス
ト装置本体１ａから出力される。
体的構成図であり、図３は図１に用いられる表示メモリ
５、およびビデオ信号生成手段６の具体的構成図であ
る。図２において、７はアドレス判定回路、８はアドレ
ス変換回路、９はデータ配分回路である。また、図３内
の５ａ，５ｂは表示メモリを示すものである。なお、図
２内の記号(h)はアドレス信号、(i)はデータ信号、(j)
は領域設定信号、(k)は判定信号を示すものである。ま
た(l)は図１における表示メモリ５の書込みアドレス信
号、(p)は図３に示す表示メモリ５ａに出力するデータ
信号、(q)は表示メモリ５ｂに出力するデータ信号であ
る。アドレス信号(h)、データ信号(i)、領域設定信号
(j)は、図１内の信号(a)に該当し、これらの信号はホス
ト装置本体１ａから出力される。
【００１２】アドレス判定回路７では、アドレス信号
(h)と領域設定信号(j)を比較し、この入力されたアドレ
ス信号(h)が、一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦
Ｎ）個の矩形領域のうち何番目の領域であるかを判定
し、判定信号(k)を出力する。アドレス変換回路８で
は、アドレス信号(h)および判定信号(k)、領域設定信号
(j)を入力し、矩形領域毎に表示メモリ５のどのアドレ
スに格納するかを判断してアドレス信号(l)を出力す
る。データ分配回路９は、データ信号(i)および判定信
号(k)を入力し、ホスト装置本体１ａから入力されたデ
ータがどの矩形領域毎のデータに該当するか判断し、表
示メモリ５内の表示メモリ５ａ，５ｂのいずれかに入力
すべく、データを分配して、データ信号(p)，(q)として
出力する。
(h)と領域設定信号(j)を比較し、この入力されたアドレ
ス信号(h)が、一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦
Ｎ）個の矩形領域のうち何番目の領域であるかを判定
し、判定信号(k)を出力する。アドレス変換回路８で
は、アドレス信号(h)および判定信号(k)、領域設定信号
(j)を入力し、矩形領域毎に表示メモリ５のどのアドレ
スに格納するかを判断してアドレス信号(l)を出力す
る。データ分配回路９は、データ信号(i)および判定信
号(k)を入力し、ホスト装置本体１ａから入力されたデ
ータがどの矩形領域毎のデータに該当するか判断し、表
示メモリ５内の表示メモリ５ａ，５ｂのいずれかに入力
すべく、データを分配して、データ信号(p)，(q)として
出力する。
【００１３】図３の表示メモリ５ａおよび５ｂは、矩形
領域毎にデータを格納する。図１に示すビデオ信号生成
手段６では、これら表示メモリ５ａおよび５ｂの内容を
同時に読み出し、合成した信号をビデオ信号(g)として
出力する。このビデオ信号(g)によって、低解像度表示
器２２では、ホスト装置本体１ａから出力される表示デ
ータを、区分領域に分割し、重ね合わせて表示が可能と
なる。
領域毎にデータを格納する。図１に示すビデオ信号生成
手段６では、これら表示メモリ５ａおよび５ｂの内容を
同時に読み出し、合成した信号をビデオ信号(g)として
出力する。このビデオ信号(g)によって、低解像度表示
器２２では、ホスト装置本体１ａから出力される表示デ
ータを、区分領域に分割し、重ね合わせて表示が可能と
なる。
【００１４】上記のような構成に係る本発明装置の動作
を具体的に説明すると次の如くなる。なお、高解像度表
示器２１は縦横640×480個のドット数を有し、低解像度
表示器２２は縦横500×400個のドットを有しているとす
る。また、ホスト装置１ａから出力される表示データは
図４に示すように設定される。即ち、図４においてＭ×
Ｎはホスト装置１ａから出力される全表示データおよび
高解像度表示器２１のドット数をいい、Ｍ1×Ｎ1（矩形
１），Ｍ2×Ｎ2（矩形２）は、区分すべき矩形領域を示
す。また、Ｐ1，Ｐ2は各々Ｍ×Ｎ上での座標を示す。Ｍ
×ＮにおいてＭ＝640，Ｎ＝480、Ｍ1×Ｎ1においてＭ1
＝500，Ｎ1＝400とし、Ｍ2×Ｎ2においてＭ2＝64，Ｎ2
＝384とする。Ｐ1の座標をＰ1（Ｘ1，Ｙ1）とし、Ｐ2の
座標をＰ2（Ｘ2，Ｙ2）とする。なお、Ｍ1×Ｎ1および
Ｍ2×Ｎ2はホスト装置１によって選択され、区分設定手
段１ｂから出力されるビデオ信号(r)によって表示メモ
リ５の内容とともに高解像度表示器２１に図４に示す様
に表示される。
を具体的に説明すると次の如くなる。なお、高解像度表
示器２１は縦横640×480個のドット数を有し、低解像度
表示器２２は縦横500×400個のドットを有しているとす
る。また、ホスト装置１ａから出力される表示データは
図４に示すように設定される。即ち、図４においてＭ×
Ｎはホスト装置１ａから出力される全表示データおよび
高解像度表示器２１のドット数をいい、Ｍ1×Ｎ1（矩形
１），Ｍ2×Ｎ2（矩形２）は、区分すべき矩形領域を示
す。また、Ｐ1，Ｐ2は各々Ｍ×Ｎ上での座標を示す。Ｍ
×ＮにおいてＭ＝640，Ｎ＝480、Ｍ1×Ｎ1においてＭ1
＝500，Ｎ1＝400とし、Ｍ2×Ｎ2においてＭ2＝64，Ｎ2
＝384とする。Ｐ1の座標をＰ1（Ｘ1，Ｙ1）とし、Ｐ2の
座標をＰ2（Ｘ2，Ｙ2）とする。なお、Ｍ1×Ｎ1および
Ｍ2×Ｎ2はホスト装置１によって選択され、区分設定手
段１ｂから出力されるビデオ信号(r)によって表示メモ
リ５の内容とともに高解像度表示器２１に図４に示す様
に表示される。
【００１５】低解像度表示器２２では、図４内のＭ1×
Ｎ1およびＭ2×Ｎ2は図５に示すように変換して表示さ
れる。このとき、Ｍ1×Ｎ1はｍ1×ｎ1に、Ｍ2×Ｎ2はｍ
2×ｎ2に、Ｐ1はｐ1に、Ｐ2はｐ2にそれぞれ変換され
る。ｍ1×ｎ1においてｍ1＝500，ｎ1＝400、ｍ2×ｎ2に
おいてｍ2＝64，ｎ2＝384とする。また、ｐ1は、ｐ
1（０，０）となり、ｍ1×ｎ1（矩形１）上に重ねて、
ｍ2×ｎ2（矩形２）を表示する。
Ｎ1およびＭ2×Ｎ2は図５に示すように変換して表示さ
れる。このとき、Ｍ1×Ｎ1はｍ1×ｎ1に、Ｍ2×Ｎ2はｍ
2×ｎ2に、Ｐ1はｐ1に、Ｐ2はｐ2にそれぞれ変換され
る。ｍ1×ｎ1においてｍ1＝500，ｎ1＝400、ｍ2×ｎ2に
おいてｍ2＝64，ｎ2＝384とする。また、ｐ1は、ｐ
1（０，０）となり、ｍ1×ｎ1（矩形１）上に重ねて、
ｍ2×ｎ2（矩形２）を表示する。
【００１６】このための動作を具体的に説明する。ま
ず、ホスト装置１では、Ｍ×Ｎ上で、Ｐ1及び（Ｍ1×Ｎ
1）、Ｐ2及び（Ｍ2×Ｎ2）、ｐ1及び（ｍ1×ｎ1）、ｐ2
及び（ｍ2×ｎ2）に関わるデータを制御回路２内に設け
られた表示メモリ５のための書込み制御を行うアドレス
判定回路７およびアドレス変換８に対して設定する。こ
の設定は信号(j)によるものが主なものである。次に、
アドレス判定回路７は、ホスト装置１からのその後に出
力される表示メモリ３への書込みアドレスと設定のため
の信号（ｐ1を右端下とする矩形の領域で有ることを示
す設定）とを比較判断し、矩形１又は矩形２のデータで
あるならば判定信号(k)をアドレス変換回路８に送出す
る。また、アドレス変換回路８は判定信号(k)に応じ
て、アドレスの座表示変換を行い（Ｐ1からｐ1，Ｐ2か
らｐ2）変換されたアドレスを表示メモリ５に与える。
ず、ホスト装置１では、Ｍ×Ｎ上で、Ｐ1及び（Ｍ1×Ｎ
1）、Ｐ2及び（Ｍ2×Ｎ2）、ｐ1及び（ｍ1×ｎ1）、ｐ2
及び（ｍ2×ｎ2）に関わるデータを制御回路２内に設け
られた表示メモリ５のための書込み制御を行うアドレス
判定回路７およびアドレス変換８に対して設定する。こ
の設定は信号(j)によるものが主なものである。次に、
アドレス判定回路７は、ホスト装置１からのその後に出
力される表示メモリ３への書込みアドレスと設定のため
の信号（ｐ1を右端下とする矩形の領域で有ることを示
す設定）とを比較判断し、矩形１又は矩形２のデータで
あるならば判定信号(k)をアドレス変換回路８に送出す
る。また、アドレス変換回路８は判定信号(k)に応じ
て、アドレスの座表示変換を行い（Ｐ1からｐ1，Ｐ2か
らｐ2）変換されたアドレスを表示メモリ５に与える。
【００１７】この時、表示メモリ５が、ｍ×ｎドットの
表示メモリ５ａ，５ｂからなる構成の場合には、矩形１
の情報は表示メモリ５ａに、矩形２の情報は表示メモリ
５ｂに書き込まれる。矩形１のデータであるか、矩形２
のデータであるかの判断は、データ分配回路９により判
断され、出力される。
表示メモリ５ａ，５ｂからなる構成の場合には、矩形１
の情報は表示メモリ５ａに、矩形２の情報は表示メモリ
５ｂに書き込まれる。矩形１のデータであるか、矩形２
のデータであるかの判断は、データ分配回路９により判
断され、出力される。
【００１８】本発明においては矩形１と矩形２の階調を
異ならせることができる。そのための動作は図３に示す
ビデオ信号生成手段６内で行われる。具体的には、表示
メモリ５ａのデータであるか表示メモリ５ｂのデータで
あるかによって、出力するビデオ信号(g)に付加する輝
度の階調を異ならせることで実現される。このように、
輝度の階調を異ならせて表示すると、図６に示すように
低解像度表示器２２に表示される。このとき、重なった
部分はお互にマスクされないよう階調制御され、矩形１
と矩形２は重なって表示されているが各情報を確実に認
識することが可能となる。
異ならせることができる。そのための動作は図３に示す
ビデオ信号生成手段６内で行われる。具体的には、表示
メモリ５ａのデータであるか表示メモリ５ｂのデータで
あるかによって、出力するビデオ信号(g)に付加する輝
度の階調を異ならせることで実現される。このように、
輝度の階調を異ならせて表示すると、図６に示すように
低解像度表示器２２に表示される。このとき、重なった
部分はお互にマスクされないよう階調制御され、矩形１
と矩形２は重なって表示されているが各情報を確実に認
識することが可能となる。
【００１９】表示メモリ３の内容を表示するための信号
に同期して、表示メモリ５の内容も表示させる動作は、
ビデオ信号生成手段４における同期信号を制御回路２お
よびビデオ信号生成手段６に出力し、この同期信号に基
づいてこれらの構成が動作されるように制御すればよ
い。この発明により、２種の表示器に表示する表示情報
の内容が同じになり、解像度の高い表示器に表示する内
容がフレーム単位で欠落することなく、解像度の低い表
示器に表示することが可能となる。
に同期して、表示メモリ５の内容も表示させる動作は、
ビデオ信号生成手段４における同期信号を制御回路２お
よびビデオ信号生成手段６に出力し、この同期信号に基
づいてこれらの構成が動作されるように制御すればよ
い。この発明により、２種の表示器に表示する表示情報
の内容が同じになり、解像度の高い表示器に表示する内
容がフレーム単位で欠落することなく、解像度の低い表
示器に表示することが可能となる。
【００２０】
【発明の効果】本発明により、高解像度用の表示データ
を損なうことなく低解像度の表示器に表示させることが
可能となる。例えば、測定器等では、波形、測定値、ソ
フトキー等を効果的に表示するために比較的高解像度の
表示をすることが多い。一方、このような表示内容を標
準ＴＶのモニタ装置に表示したり、ＶＴＲに録画するな
どして、測定結果をモニターすることも行われる。この
ような場合、標準ＴＶのモニタ装置等に、測定器等の内
容を表示させる場合であっても、高解像度の表示の内容
を選択的にかつ損なうことなく低解像度の表示ができ、
さらに、ホスト装置では、各々の為の表示データを別々
に書き込むことなく、異なる解像度の表示を同時に行う
ことが実現できる。
を損なうことなく低解像度の表示器に表示させることが
可能となる。例えば、測定器等では、波形、測定値、ソ
フトキー等を効果的に表示するために比較的高解像度の
表示をすることが多い。一方、このような表示内容を標
準ＴＶのモニタ装置に表示したり、ＶＴＲに録画するな
どして、測定結果をモニターすることも行われる。この
ような場合、標準ＴＶのモニタ装置等に、測定器等の内
容を表示させる場合であっても、高解像度の表示の内容
を選択的にかつ損なうことなく低解像度の表示ができ、
さらに、ホスト装置では、各々の為の表示データを別々
に書き込むことなく、異なる解像度の表示を同時に行う
ことが実現できる。
【図１】本発明の基本的構成図である。
【図２】本発明の基本的構成図である。
【図３】本発明の基本的構成図である。
【図４】本発明の動作の説明図である。
【図５】本発明の動作の説明図である。
【図６】本発明の動作の説明図である。
１ ホスト装置 ２ 制御回路 ３，５，５ａ，５ｂ 表示メモリ ４，６ ビデオ信号生成手段 ７ アドレス判定回路 ８ アドレス変換回路 ９ データ分配回路
Claims (4)
- 【請求項１】表示用の原表示データおよび制御の信号と
区分指定図形信号を出力するホスト装置と、 このホスト装置から出力された制御の信号に従い、Ｍ×
Ｎ個のデータからなる矩形領域分の画素を表示するため
の原表示データを直接格納する第１のメモリと、 前記ホスト装置から出力された制御の信号に従い、原表
示データのうち、一組以上のＭi×Ｎi（Ｍi≦Ｍ，Ｎi≦
Ｎ）個の矩形領域分の画素を表示するための表示データ
を格納する第２のメモリと、 第１のメモリに格納された原表示データをビデオ信号と
して出力する第１のビデオ信号生成手段と、 第２のメモリに格納された表示用データをビデオ信号に
変換する第２のビデオ信号生成手段と、 を具備したことを特徴とする表示制御装置。 - 【請求項２】ホスト装置本体から出力されたＭ×Ｎ個の
データからなる矩形領域分の画素を表示するための原表
示データを直接格納する第１のメモリと、 前記ホスト装置本体からの出力である原表示データをＭ
i×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個のデータからなる範囲と
して、ｉ個の矩形の部分に区分けするための区分指定図
形信号を出力する区分設定手段と、 前記ホスト装置本体から出力される原表示データが、前
記ｉ個の矩形の部分に区分けされた各々のＭi×Ｎi個の
データからなる範囲の原表示データに該当するか否か
を、前記ホスト装置本体からの出力された表示のための
制御信号に基づいて判断する矩形部分判断手段と、 前記Ｍ×Ｎ個の矩形領域分の画素を表示するための原表
示データを複数組のＭi×Ｎi個のデータからなる範囲と
して格納する第２のメモリと、 前記ホスト装置本体から出力された制御のための信号に
基づいて、前記ｉ個の矩形の部分に区分けされた各々の
Ｍi×Ｎi（Ｍi≦Ｍ，Ｎi≦Ｎ）個のデータからなる範囲
の表示データの表示位置を設定するための表示位置設定
手段と、 前記第１のメモリに格納された表示データをビデオ信号
に変換する第１のビデオ信号生成手段と、 第２のメモリに格納された表示データおよび表示位置設
定手段からの設定信号を入力し、この設定信号に従って
ｉ個の矩形の部分に区分けされた各々のＭi×Ｎi（Ｍi
≦Ｍ，Ｎi≦Ｎ）個のデータからなる範囲の表示データ
を重合わせて表示するためのビデオ信号に変換する第２
のビデオ信号生成手段と、 を具備したことを特徴とする表示制御装置。 - 【請求項３】表示用の原表示データおよび制御の信号と
区分指定図形信号を出力するホスト装置と、 このホスト装置から出力されたＭ×Ｎ個のデータからな
る矩形領域の画素を表示するための原表示データを直接
格納する第１のメモリと、 第１のメモリに格納された表示用データおよび区分指定
図形信号を入力し合成してビデオ信号に変換する第１の
ビデオ信号生成手段と、 原表示データを区分毎に設定した複数のＭi×Ｎi（Ｍi
≦Ｍ，Ｎi≦Ｎ）個のデータからなる矩形の範囲の表示
データの優先順位を設定する手段と、 前記複数の組の矩形の範囲の表示データをその矩形範囲
毎に格納し、前記ホスト装置から出力される表示用の制
御信号に従って、この矩形範囲の組毎に複数箇所を同時
にアクセスする第２のメモリと、 この第２のメモリに格納された各々の複数の組の矩形の
範囲のデータを同時に読み出し、各組に対応した輝度情
報もしくは色情報を付加した表示用データをビデオ信号
に変換する第２のビデオ信号生成手段と、 を具備したことを特徴とする表示制御装置。 - 【請求項４】表示用の原表示データおよび制御信号と区
分指定図形信号を出力するホスト装置と、 このホスト装置から出力されたＭ×Ｎ個のデータからな
る矩形領域の画素を表示するための原表示データを直接
格納する第１のメモリと、 第１のメモリに格納された原表示データおよび区分指定
図形信号を入力し合成してビデオ信号に変換する第１の
ビデオ信号生成手段と、 前記ホスト装置から出力された原表示データのうち一組
以上のＭi×Ｎi(Ｍi≦Ｍ，Ｎi≦Ｎ)個の矩形領域分の画
素を表示するための表示データを直接格納する第２のメ
モリと、 この第２のメモリに表示データを格納する際に第１のビ
デオ信号生成手段において第１の表示メモリの内容を読
みだし、ビデオ信号を生成する動作に同期して書き込む
ための制御を行うメモリ書込み制御手段と、 第２のメモリに格納された表示用データをビデオ信号に
変換する第２のビデオ信号生成手段と、 を具備したことを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156620A JPH0713539A (ja) | 1993-06-28 | 1993-06-28 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5156620A JPH0713539A (ja) | 1993-06-28 | 1993-06-28 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713539A true JPH0713539A (ja) | 1995-01-17 |
Family
ID=15631699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5156620A Withdrawn JPH0713539A (ja) | 1993-06-28 | 1993-06-28 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005134560A (ja) * | 2003-10-29 | 2005-05-26 | Fujitsu Display Technologies Corp | 表示補正回路及び表示装置 |
-
1993
- 1993-06-28 JP JP5156620A patent/JPH0713539A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005134560A (ja) * | 2003-10-29 | 2005-05-26 | Fujitsu Display Technologies Corp | 表示補正回路及び表示装置 |
| JP4617076B2 (ja) * | 2003-10-29 | 2011-01-19 | シャープ株式会社 | 表示補正回路及び表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |