JPH07131020A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07131020A JPH07131020A JP29761193A JP29761193A JPH07131020A JP H07131020 A JPH07131020 A JP H07131020A JP 29761193 A JP29761193 A JP 29761193A JP 29761193 A JP29761193 A JP 29761193A JP H07131020 A JPH07131020 A JP H07131020A
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- Japan
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Abstract
(57)【要約】
【目的】 ゲート電極とソース・ドレイン領域との重な
り部分が存在しても、高速動作が可能で、かつ消費電力
の増大を防ぐことができるようにいする。 【構成】 半導体層１１上に形成されたフォトレジスト
１２と半導体層１１との上にバッファ絶縁膜１５を形成
した後、フォトレジスト１２上のバッファ絶縁膜１５お
よびフォトレジスト１２を剥離することにより凹部１６
を形成し、この凹部１６と対応する個所にゲート絶縁膜
１７を介してゲート電極１８を形成するようにした。し
たがって、ゲート絶縁膜１７上のゲート電極１６がソー
ス・ドレイン領域１４に重なっても、重なり部分Ｂの厚
さをチャネル領域１３に対応する部分の厚さよりも厚く
することができ、これにより重なり部分Ｂでの寄生容量
を小さくすることができ、動作時に重なり部分Ｂでの余
分な容量の充放電が不要となるため、高速動作が可能
で、かつ消費電力の増大を防ぐようにすることができ
る。
り部分が存在しても、高速動作が可能で、かつ消費電力
の増大を防ぐことができるようにいする。 【構成】 半導体層１１上に形成されたフォトレジスト
１２と半導体層１１との上にバッファ絶縁膜１５を形成
した後、フォトレジスト１２上のバッファ絶縁膜１５お
よびフォトレジスト１２を剥離することにより凹部１６
を形成し、この凹部１６と対応する個所にゲート絶縁膜
１７を介してゲート電極１８を形成するようにした。し
たがって、ゲート絶縁膜１７上のゲート電極１６がソー
ス・ドレイン領域１４に重なっても、重なり部分Ｂの厚
さをチャネル領域１３に対応する部分の厚さよりも厚く
することができ、これにより重なり部分Ｂでの寄生容量
を小さくすることができ、動作時に重なり部分Ｂでの余
分な容量の充放電が不要となるため、高速動作が可能
で、かつ消費電力の増大を防ぐようにすることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】半導体層としてポリシリコン層を用いた
薄膜トランジスタの製造方法では、大型ガラス基板用の
イオンドーピング装置を用いた場合、ポリシリコン層上
にゲート絶縁膜を形成した状態で、ポリシリコン層にイ
オンをドープさせてソース・ドレイン領域を形成するこ
とは十分なイオンの加速エネルギーが得られないため困
難である。そこで、従来では、図２（ａ）〜図２（ｅ）
に示す各工程を経て薄膜トランジスタを製造している。
以下、これらの図を参照しながら、従来の薄膜トランジ
スタの製造方法について説明する。まず、図２（ａ）に
示すように、ガラス基板１の上面にデバイス領域となる
ポリシリコン層２を形成する。そして、図２（ｂ）に示
すように、ポリシリコン層２の上面の所定個所にフォト
レジスト３を形成し、このフォトレジスト３をマスクと
してイオンドーピング装置によってリン（Ｐ）などのイ
オンをドープする。このときには、ポリシリコン層２の
上面に後述するゲート絶縁膜６が設けられていないの
で、フォトレジスト３と対応しない個所のポリシリコン
層２にイオンを良好にドープすることができる。この結
果、フォトレジスト３に対応する個所のポリシリコン層
２にチャネル領域４が形成され、その両側にソース・ド
レイン領域５が形成される。次に、フォトレジスト３を
剥離してレーザ照射によりソース・ドレイン領域５を活
性化し、図２（ｃ）に示すように、ポリシリコン層２上
にゲート絶縁膜６を形成する。次に、図２（ｄ）に示す
ように、チャネル領域４に対応するゲート絶縁膜６上に
ゲート電極７を形成する。この後、図２（ｅ）に示すよ
うに、ゲート絶縁膜６およびゲート電極７上に層間絶縁
膜８を形成し、ソース・ドレイン領域５に対応するゲー
ト絶縁膜６および層間絶縁膜８にコンタクトホールを形
成し、このコンタクトホールにソース・ドレイン電極９
を形成し、これらの上面にオーバコート膜（図示せず）
を形成すると、薄膜トランジスタが完成する。
薄膜トランジスタの製造方法では、大型ガラス基板用の
イオンドーピング装置を用いた場合、ポリシリコン層上
にゲート絶縁膜を形成した状態で、ポリシリコン層にイ
オンをドープさせてソース・ドレイン領域を形成するこ
とは十分なイオンの加速エネルギーが得られないため困
難である。そこで、従来では、図２（ａ）〜図２（ｅ）
に示す各工程を経て薄膜トランジスタを製造している。
以下、これらの図を参照しながら、従来の薄膜トランジ
スタの製造方法について説明する。まず、図２（ａ）に
示すように、ガラス基板１の上面にデバイス領域となる
ポリシリコン層２を形成する。そして、図２（ｂ）に示
すように、ポリシリコン層２の上面の所定個所にフォト
レジスト３を形成し、このフォトレジスト３をマスクと
してイオンドーピング装置によってリン（Ｐ）などのイ
オンをドープする。このときには、ポリシリコン層２の
上面に後述するゲート絶縁膜６が設けられていないの
で、フォトレジスト３と対応しない個所のポリシリコン
層２にイオンを良好にドープすることができる。この結
果、フォトレジスト３に対応する個所のポリシリコン層
２にチャネル領域４が形成され、その両側にソース・ド
レイン領域５が形成される。次に、フォトレジスト３を
剥離してレーザ照射によりソース・ドレイン領域５を活
性化し、図２（ｃ）に示すように、ポリシリコン層２上
にゲート絶縁膜６を形成する。次に、図２（ｄ）に示す
ように、チャネル領域４に対応するゲート絶縁膜６上に
ゲート電極７を形成する。この後、図２（ｅ）に示すよ
うに、ゲート絶縁膜６およびゲート電極７上に層間絶縁
膜８を形成し、ソース・ドレイン領域５に対応するゲー
ト絶縁膜６および層間絶縁膜８にコンタクトホールを形
成し、このコンタクトホールにソース・ドレイン電極９
を形成し、これらの上面にオーバコート膜（図示せず）
を形成すると、薄膜トランジスタが完成する。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来の薄膜トランジスタの製造方法では、ポリシリコン層
２のチャネル領域４上に形成されたゲート絶縁膜６上に
ゲート電極７をフォトリソグラフィ法で形成する際、非
セルフアライメントであるからマスクのアライメントに
高い精度が要求されるが、ゲート電極７をチャネル形成
領域に対応する個所に整合させることが難しいため、ゲ
ート電極７をチャネル領域４に対応する部分以外にも形
成させるので結果としてゲート電極７とソース・ドレイ
ン領域５との重なり部分Ａが生じる。このような重なり
部分Ａが存在すると、寄生容量が発生し、薄膜トランジ
スタの動作時にチャネル領域４のほかに、重なり部分Ａ
で余分な容量の充放電を行なうため、動作速度が低下
し、消費電力が増大するという問題がある。この発明の
目的は、ゲート電極とソース・ドレイン領域との重なり
部分が存在しても、高速動作が可能で、かつ消費電力の
増大を防ぐことのできる薄膜トランジスタの製造方法を
提供する。
来の薄膜トランジスタの製造方法では、ポリシリコン層
２のチャネル領域４上に形成されたゲート絶縁膜６上に
ゲート電極７をフォトリソグラフィ法で形成する際、非
セルフアライメントであるからマスクのアライメントに
高い精度が要求されるが、ゲート電極７をチャネル形成
領域に対応する個所に整合させることが難しいため、ゲ
ート電極７をチャネル領域４に対応する部分以外にも形
成させるので結果としてゲート電極７とソース・ドレイ
ン領域５との重なり部分Ａが生じる。このような重なり
部分Ａが存在すると、寄生容量が発生し、薄膜トランジ
スタの動作時にチャネル領域４のほかに、重なり部分Ａ
で余分な容量の充放電を行なうため、動作速度が低下
し、消費電力が増大するという問題がある。この発明の
目的は、ゲート電極とソース・ドレイン領域との重なり
部分が存在しても、高速動作が可能で、かつ消費電力の
増大を防ぐことのできる薄膜トランジスタの製造方法を
提供する。
【０００４】
【課題を解決するための手段】この発明は、半導体層上
のチャネル形成領域に対応する個所にレジストを形成
し、半導体層およびレジスト上に第１絶縁膜を形成した
後、レジスト上の第１絶縁膜の少なくとも一部を除去す
るとともにレジストを剥離することにより凹部を形成
し、第１絶縁膜および凹部内に露出した半導体層上に第
２絶縁膜を形成した後、第２絶縁膜上の凹部と対応する
個所にゲート電極を形成するようにしたものである。
のチャネル形成領域に対応する個所にレジストを形成
し、半導体層およびレジスト上に第１絶縁膜を形成した
後、レジスト上の第１絶縁膜の少なくとも一部を除去す
るとともにレジストを剥離することにより凹部を形成
し、第１絶縁膜および凹部内に露出した半導体層上に第
２絶縁膜を形成した後、第２絶縁膜上の凹部と対応する
個所にゲート電極を形成するようにしたものである。
【０００５】
【作用】この発明によれば、第２絶縁膜上に形成された
ゲート電極が半導体層のチャネル形成領域外、例えば半
導体層のソース・ドレイン領域に重なっても、予めチャ
ネル形成領域外の半導体層上には第１絶縁膜が形成され
ているから、重なり部分の厚さをチャネル形成領域に対
応する部分の厚さよりも第１絶縁膜の分だけ厚くするこ
とができ、これにより重なり部分での寄生容量を小さく
することができ、この結果、動作時に重なり部分での余
分な容量の充放電が不要となるため、高速動作が可能
で、かつ消費電力の増大を防ぐことのできる薄膜トラン
ジスタを得ることができる。
ゲート電極が半導体層のチャネル形成領域外、例えば半
導体層のソース・ドレイン領域に重なっても、予めチャ
ネル形成領域外の半導体層上には第１絶縁膜が形成され
ているから、重なり部分の厚さをチャネル形成領域に対
応する部分の厚さよりも第１絶縁膜の分だけ厚くするこ
とができ、これにより重なり部分での寄生容量を小さく
することができ、この結果、動作時に重なり部分での余
分な容量の充放電が不要となるため、高速動作が可能
で、かつ消費電力の増大を防ぐことのできる薄膜トラン
ジスタを得ることができる。
【０００６】
【実施例】以下、図１（ａ）〜図１（ｆ）を参照して、
この発明の一実施例を適用した薄膜トランジスタの製造
方法を説明する。まず、図１（ａ）に示すように、ガラ
ス基板１０の上面にデバイス領域となるポリシリコン層
（半導体層）１１を５００Å程度の膜厚で形成する。そ
して、図１（ｂ）に示すように、ポリシリコン層１１上
のチャネル形成領域に対応する個所にフォトレジスト１
２を形成し、このフォトレジスト１２をマスクとしてイ
オンドーピング装置によってリン（Ｐ）などのイオンを
ドープする。この結果、フォトレジスト１２に対応する
個所のポリシリコン層１１にチャネル領域１３が形成さ
れ、その両側にソース・ドレイン領域１４が形成され
る。なお、ここまでの工程は、従来の場合と同様であ
る。
この発明の一実施例を適用した薄膜トランジスタの製造
方法を説明する。まず、図１（ａ）に示すように、ガラ
ス基板１０の上面にデバイス領域となるポリシリコン層
（半導体層）１１を５００Å程度の膜厚で形成する。そ
して、図１（ｂ）に示すように、ポリシリコン層１１上
のチャネル形成領域に対応する個所にフォトレジスト１
２を形成し、このフォトレジスト１２をマスクとしてイ
オンドーピング装置によってリン（Ｐ）などのイオンを
ドープする。この結果、フォトレジスト１２に対応する
個所のポリシリコン層１１にチャネル領域１３が形成さ
れ、その両側にソース・ドレイン領域１４が形成され
る。なお、ここまでの工程は、従来の場合と同様であ
る。
【０００７】次に、図１（ｃ）に示すように、ポリシリ
コン層１１およびフォトレジスト１２上にプラズマＣＶ
Ｄ法によって酸化シリコンなどからなるバッファ絶縁膜
（第１絶縁膜）１５を数千Åの厚さで形成する。次に、
ライトエッチングによりフォトレジスト１２の側壁に対
応するバッファ絶縁膜１５を除去し、フォトレジスト１
２の一部を露出させる。このときには、バッファ絶縁膜
１５の形成時にフォトレジスト１２の側壁に対応する個
所にステップカバレッジが発生し、これによりフォトレ
ジスト１２の側壁に対応するバッファ絶縁膜１５の膜厚
がフォトレジスト１２の上面の平坦なバッファ絶縁膜１
５の膜厚に比べて薄く緻密性が低いため、ライトエッチ
ングではフォトレジスト１２の側壁に対応するバッファ
絶縁膜１５が容易に除去されることになり、フォトレジ
スト１２の上面の平坦なバッファ絶縁膜１５が残る。次
に、フォトレジスト１２を剥離する。このときには、フ
ォトレジスト１２と共にその上部のバッファ絶縁膜１５
も同じに除去される。この結果、図１（ｄ）に示すよう
に、チャネル領域１３以外のポリシリコン層１１上にバ
ッフア絶縁膜１５が残り、ポリシリコン層１１のチャネ
ル領域１３と対応する個所に凹部１６が形成される。
コン層１１およびフォトレジスト１２上にプラズマＣＶ
Ｄ法によって酸化シリコンなどからなるバッファ絶縁膜
（第１絶縁膜）１５を数千Åの厚さで形成する。次に、
ライトエッチングによりフォトレジスト１２の側壁に対
応するバッファ絶縁膜１５を除去し、フォトレジスト１
２の一部を露出させる。このときには、バッファ絶縁膜
１５の形成時にフォトレジスト１２の側壁に対応する個
所にステップカバレッジが発生し、これによりフォトレ
ジスト１２の側壁に対応するバッファ絶縁膜１５の膜厚
がフォトレジスト１２の上面の平坦なバッファ絶縁膜１
５の膜厚に比べて薄く緻密性が低いため、ライトエッチ
ングではフォトレジスト１２の側壁に対応するバッファ
絶縁膜１５が容易に除去されることになり、フォトレジ
スト１２の上面の平坦なバッファ絶縁膜１５が残る。次
に、フォトレジスト１２を剥離する。このときには、フ
ォトレジスト１２と共にその上部のバッファ絶縁膜１５
も同じに除去される。この結果、図１（ｄ）に示すよう
に、チャネル領域１３以外のポリシリコン層１１上にバ
ッフア絶縁膜１５が残り、ポリシリコン層１１のチャネ
ル領域１３と対応する個所に凹部１６が形成される。
【０００８】次に、パルスレーザの照射によりソース・
ドレイン領域１３を活性化し、図１（ｅ）に示すよう
に、バッファ絶縁膜１５および凹部１６に露出したポリ
シリコン層１１上に酸化シリコンなどからなるゲート絶
縁膜（第２絶縁膜）１７を１０００Å程度の膜厚で形成
する。次に、凹部１６に対応するゲート絶縁膜１７上に
クロムなどからなるゲート電極１８を形成する。このと
きには、フォトリソグラフィ法によるマスクのアライメ
ントが非セルフアライメントであるから、ゲート電極１
８は同図に示すように凹部１６の外部、つまりソース・
ドレイン領域１４の上方にも多少形成されることにな
る。このため、ゲート電極１８とソース・ドレイン領域
１４とが重なる重なり部分Ｂが存在することになる。
ドレイン領域１３を活性化し、図１（ｅ）に示すよう
に、バッファ絶縁膜１５および凹部１６に露出したポリ
シリコン層１１上に酸化シリコンなどからなるゲート絶
縁膜（第２絶縁膜）１７を１０００Å程度の膜厚で形成
する。次に、凹部１６に対応するゲート絶縁膜１７上に
クロムなどからなるゲート電極１８を形成する。このと
きには、フォトリソグラフィ法によるマスクのアライメ
ントが非セルフアライメントであるから、ゲート電極１
８は同図に示すように凹部１６の外部、つまりソース・
ドレイン領域１４の上方にも多少形成されることにな
る。このため、ゲート電極１８とソース・ドレイン領域
１４とが重なる重なり部分Ｂが存在することになる。
【０００９】この後、図１（ｆ）に示すように、ゲート
絶縁膜１７およびゲート電極１８上に窒化シリコンなど
からなる層間絶縁膜１９を５０００Å程度の膜厚で形成
し、ソース・ドレイン領域１４に対応するバッファ絶縁
膜１５、ゲート絶縁膜１７、および層間絶縁膜１９にコ
ンタクトホールを形成し、このコンタクトホールにソー
ス・ドレイン電極２０を形成し、これらの上面にオーバ
コート膜（図示せず）を形成すると、薄膜トランジスタ
が完成する。
絶縁膜１７およびゲート電極１８上に窒化シリコンなど
からなる層間絶縁膜１９を５０００Å程度の膜厚で形成
し、ソース・ドレイン領域１４に対応するバッファ絶縁
膜１５、ゲート絶縁膜１７、および層間絶縁膜１９にコ
ンタクトホールを形成し、このコンタクトホールにソー
ス・ドレイン電極２０を形成し、これらの上面にオーバ
コート膜（図示せず）を形成すると、薄膜トランジスタ
が完成する。
【００１０】このような薄膜トランジスタの製造方法で
は、チャネル領域１３に対応して形成された凹部１６に
ゲート絶縁膜１７を介してゲート電極１８を形成する際
に、ゲート電極１８とソース・ドレイン領域１４とが重
なる重なり部分Ｂが存在しても、予めチャネル領域１３
の外側のポリシリコン層１１上にはゲート絶縁膜１７よ
りも数倍厚いバッファ絶縁膜１５が形成されているか
ら、重なり部分Ｂの厚さをチャネル領域１３に対応する
個所の厚さよりも数倍厚くすることができ、このため重
なり部分Ｂでの寄生容量を小さくすることができ、この
結果、動作時に重なり部分での余分な容量の充放電が不
要となるため、高速動作が可能で、かつ消費電力の増大
を防ぐことのできる薄膜トランジスタを得ることができ
る。
は、チャネル領域１３に対応して形成された凹部１６に
ゲート絶縁膜１７を介してゲート電極１８を形成する際
に、ゲート電極１８とソース・ドレイン領域１４とが重
なる重なり部分Ｂが存在しても、予めチャネル領域１３
の外側のポリシリコン層１１上にはゲート絶縁膜１７よ
りも数倍厚いバッファ絶縁膜１５が形成されているか
ら、重なり部分Ｂの厚さをチャネル領域１３に対応する
個所の厚さよりも数倍厚くすることができ、このため重
なり部分Ｂでの寄生容量を小さくすることができ、この
結果、動作時に重なり部分での余分な容量の充放電が不
要となるため、高速動作が可能で、かつ消費電力の増大
を防ぐことのできる薄膜トランジスタを得ることができ
る。
【００１１】また、この薄膜トランジスタの製造方法で
は、フォトレジスト１２を剥離するときに、ポリシリコ
ン層１１のソース・ドレイン領域１４がバッファ絶縁膜
１５によって覆われているので、ソース・ドレイン領域
１４の上面の平滑さが損なわれることがなく、良好な電
気特性が得られる。
は、フォトレジスト１２を剥離するときに、ポリシリコ
ン層１１のソース・ドレイン領域１４がバッファ絶縁膜
１５によって覆われているので、ソース・ドレイン領域
１４の上面の平滑さが損なわれることがなく、良好な電
気特性が得られる。
【００１２】なお、上記実施例では、ポリシリコン層１
１のチャネル領域１３の両側に直接ソース・ドレイン領
域１４を形成したが、これに限らず、例えばチャネル領
域１３とソース・ドレイン領域１４との間に低濃度領域
を形成するようにしてもよい。この場合には、ポリシリ
コン層１１のチャネル形成領域上にフォトレジスト１２
を形成し、チャネル形成領域以外のポリシリコン層１１
中に低濃度のイオン（例えばリンイオン）をドープさせ
た後、フォトレジスト１２を除去してポリシリコン層１
１のチャネル領域及び低濃度形成領域上にフォトレジス
トを形成し、この状態で高濃度のイオン（例えばリンイ
オン）をドープさせることにより、チャネル領域１３と
ソース・ドレイン領域１４との間に低濃度領域を形成す
ることができる。このような薄膜トランジスタの製造方
法でも、上記実施例と同様の効果がある。
１のチャネル領域１３の両側に直接ソース・ドレイン領
域１４を形成したが、これに限らず、例えばチャネル領
域１３とソース・ドレイン領域１４との間に低濃度領域
を形成するようにしてもよい。この場合には、ポリシリ
コン層１１のチャネル形成領域上にフォトレジスト１２
を形成し、チャネル形成領域以外のポリシリコン層１１
中に低濃度のイオン（例えばリンイオン）をドープさせ
た後、フォトレジスト１２を除去してポリシリコン層１
１のチャネル領域及び低濃度形成領域上にフォトレジス
トを形成し、この状態で高濃度のイオン（例えばリンイ
オン）をドープさせることにより、チャネル領域１３と
ソース・ドレイン領域１４との間に低濃度領域を形成す
ることができる。このような薄膜トランジスタの製造方
法でも、上記実施例と同様の効果がある。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、第２絶縁膜上に形成されたゲート電極が半導体層の
チャネル形成領域外、例えば半導体層のソース・ドレイ
ン領域に重なっても、予めチャネル形成領域外の半導体
層上には第１絶縁膜が形成されているから、重なり部分
の厚さをチャネル形成領域に対応する部分の厚さよりも
第１絶縁膜の分だけ厚くすることができ、これにより重
なり部分での寄生容量を小さくすることができ、この結
果、動作時に重なり部分での余分な容量の充放電が不要
となるため、高速動作が可能で、かつ消費電力の増大を
防ぐことのできる薄膜トランジスタを得ることができ
る。
ば、第２絶縁膜上に形成されたゲート電極が半導体層の
チャネル形成領域外、例えば半導体層のソース・ドレイ
ン領域に重なっても、予めチャネル形成領域外の半導体
層上には第１絶縁膜が形成されているから、重なり部分
の厚さをチャネル形成領域に対応する部分の厚さよりも
第１絶縁膜の分だけ厚くすることができ、これにより重
なり部分での寄生容量を小さくすることができ、この結
果、動作時に重なり部分での余分な容量の充放電が不要
となるため、高速動作が可能で、かつ消費電力の増大を
防ぐことのできる薄膜トランジスタを得ることができ
る。
【図１】（ａ）〜（ｆ）はこの発明の一実施例を適用し
た薄膜トランジスタの製造工程を示す断面図。
た薄膜トランジスタの製造工程を示す断面図。
【図２】（ａ）〜（ｅ）は従来の薄膜トランジスタの製
造工程の一例を示す断面図。
造工程の一例を示す断面図。
【符号の説明】 １１ ポリシリコン層 １２ フォトレジスト １３ チャネル領域 １４ ソース・ドレイン領域 １５ バッファ絶縁膜 １６ 凹部 １７ ゲート絶縁膜 １８ ゲート電極
Claims (1)
- 【請求項１】 半導体層上のチャネル形成領域と対応す
る個所にレジストを形成し、前記半導体層および前記レ
ジスト上に第１絶縁膜を形成した後、前記レジスト上の
前記第１絶縁膜の少なくとも一部を除去するとともに前
記レジストを剥離することにより凹部を形成し、前記第
１絶縁膜および前記凹部内に露出した前記半導体層上に
第２絶縁膜を形成した後、前記第２絶縁膜上の前記凹部
と対応する個所にゲート電極を形成することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29761193A JP3332055B2 (ja) | 1993-11-04 | 1993-11-04 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29761193A JP3332055B2 (ja) | 1993-11-04 | 1993-11-04 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131020A true JPH07131020A (ja) | 1995-05-19 |
| JP3332055B2 JP3332055B2 (ja) | 2002-10-07 |
Family
ID=17848801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29761193A Expired - Fee Related JP3332055B2 (ja) | 1993-11-04 | 1993-11-04 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256838A (ja) * | 2011-02-02 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1993
- 1993-11-04 JP JP29761193A patent/JP3332055B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256838A (ja) * | 2011-02-02 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9799773B2 (en) | 2011-02-02 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3332055B2 (ja) | 2002-10-07 |
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