JPH07122081A - Ｍｏｓｆｅｔトランジスタをトンネル効果プログラミングする方法及び回路 - Google Patents
Ｍｏｓｆｅｔトランジスタをトンネル効果プログラミングする方法及び回路Info
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- JPH07122081A JPH07122081A JP8326294A JP8326294A JPH07122081A JP H07122081 A JPH07122081 A JP H07122081A JP 8326294 A JP8326294 A JP 8326294A JP 8326294 A JP8326294 A JP 8326294A JP H07122081 A JPH07122081 A JP H07122081A
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Abstract
(57)【要約】
【目的】 ＭＯＳＦＥＴトランジスタを簡単で高精度に
プログラミングする回路を得ることである。 【構成】 制御端子(CG)、ソース端子(S)、ドレイン端
子(D)及び浮遊ゲート領域(FG)を有するＭＯＳＦＥＴト
ランジスタ(1)をトンネル効果プログラミングする回路
は、前記ドレイン端子に接続可能であり、前記浮遊ゲー
ト領域の電荷状態に依存する電荷状態を有するコンデン
サ(3)と、このコンデンサ(3)を或る充電電圧(V1)まで充
電するための第１のバイアス手段(5)と、前記制御端子
に接続され、前記浮遊ゲート領域が所望の電荷レベルに
達する前にトンネル電流を流させるが、前記所望の電荷
レベルに達した時に前記トンネル電流を流させなくする
ための第２のバイアス手段(6,8)とを備えている。
プログラミングする回路を得ることである。 【構成】 制御端子(CG)、ソース端子(S)、ドレイン端
子(D)及び浮遊ゲート領域(FG)を有するＭＯＳＦＥＴト
ランジスタ(1)をトンネル効果プログラミングする回路
は、前記ドレイン端子に接続可能であり、前記浮遊ゲー
ト領域の電荷状態に依存する電荷状態を有するコンデン
サ(3)と、このコンデンサ(3)を或る充電電圧(V1)まで充
電するための第１のバイアス手段(5)と、前記制御端子
に接続され、前記浮遊ゲート領域が所望の電荷レベルに
達する前にトンネル電流を流させるが、前記所望の電荷
レベルに達した時に前記トンネル電流を流させなくする
ための第２のバイアス手段(6,8)とを備えている。
Description
【０００１】
【産業上の利用分野】この発明は、浮遊ゲートＭＯＳＦ
ＥＴトランジスタをトンネル効果プログラミングする方
法及び回路に関し、特に一例として以下に説明する不揮
発性ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭメモリを
プログラミングするのに好都合である。
ＥＴトランジスタをトンネル効果プログラミングする方
法及び回路に関し、特に一例として以下に説明する不揮
発性ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭメモリを
プログラミングするのに好都合である。
【０００２】
【従来の技術】周知のように、最近の固体電子部品のう
ちで不揮発性半導体メモリ（特に電気的に消去可能なタ
イプ）は、電源が切れた時でさえ長期間（通常の動作状
態では数十年）情報を記憶して保存でき、従ってメモリ
が接続される機器やデバイスのターンオフ時に情報が保
存されなければならない全ての用途に対する解決策を提
供するので、最重要級にランクされている。
ちで不揮発性半導体メモリ（特に電気的に消去可能なタ
イプ）は、電源が切れた時でさえ長期間（通常の動作状
態では数十年）情報を記憶して保存でき、従ってメモリ
が接続される機器やデバイスのターンオフ時に情報が保
存されなければならない全ての用途に対する解決策を提
供するので、最重要級にランクされている。
【０００３】不揮発性メモリは、デジタル型でもアナロ
グ型でも良いが（後者は極く最近に出現した専用型のも
のである）、一般に微小アイテム（デジタル型のメモリ
の場合ではビット、アナログ型では特定の電気レベル）
を記憶するための多数の微小セルを備えている。しかし
ながら、使用する製造技術とは無関係に、市販のメモリ
・セルに記憶された情報は、セル内、もう少し詳しく云
えばセルの残部から電気的に絶縁された領域（浮遊ゲー
ト）中の一定の電荷（電子）によって表される。
グ型でも良いが（後者は極く最近に出現した専用型のも
のである）、一般に微小アイテム（デジタル型のメモリ
の場合ではビット、アナログ型では特定の電気レベル）
を記憶するための多数の微小セルを備えている。しかし
ながら、使用する製造技術とは無関係に、市販のメモリ
・セルに記憶された情報は、セル内、もう少し詳しく云
えばセルの残部から電気的に絶縁された領域（浮遊ゲー
ト）中の一定の電荷（電子）によって表される。
【０００４】デジタル用では、貯えられた電荷は論理値
“０”又は“１”の記憶にそれぞれ相当する２つの値を
とるが、アナログ・メモリの場合には、電荷は、或る制
限内で変わり且つ適切な読み出し及び書き込み回路によ
って記憶されるべき信号の電気レベルと相関される。
“０”又は“１”の記憶にそれぞれ相当する２つの値を
とるが、アナログ・メモリの場合には、電荷は、或る制
限内で変わり且つ適切な読み出し及び書き込み回路によ
って記憶されるべき信号の電気レベルと相関される。
【０００５】
【発明が解決しようとする課題】不揮発性メモリ・セル
をプログラミングする際の主な問題は貯えた電荷を制御
することにある。
をプログラミングする際の主な問題は貯えた電荷を制御
することにある。
【０００６】これは、電荷の制御で電気信号が記憶され
る分解能及び精度を決めるアナログ用の場合に特に重要
であるが、２つの論理状態（セルの書き込み状態及び消
去状態とも云われる）間の差をできるだけ最小にし従っ
てセルの破損を最小にしてその動作寿命を延ばすデジタ
ル・メモリの場合にも重要である。その上、フラッシュ
ＥＥＰＲＯＭメモリの場合には、電荷の制御は、例えば
過消去されたセルが存在するために読み出しエラーを最
小にするのに重要である。
る分解能及び精度を決めるアナログ用の場合に特に重要
であるが、２つの論理状態（セルの書き込み状態及び消
去状態とも云われる）間の差をできるだけ最小にし従っ
てセルの破損を最小にしてその動作寿命を延ばすデジタ
ル・メモリの場合にも重要である。その上、フラッシュ
ＥＥＰＲＯＭメモリの場合には、電荷の制御は、例えば
過消去されたセルが存在するために読み出しエラーを最
小にするのに重要である。
【０００７】周知のように、問題のメモリ・セルの電荷
は薄い絶縁層（ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍセル）のホウラー・ノーハイム（Ｆowler−Ｎordhei
m）のトンネル効果によって変えられ、そしてトンネル
効果が電界に指数関数的に依存するので且つプログラミ
ング電流が非常に小さい（２〜３ｍＡ）ので、プログラ
ミング中にセットされた量（電圧又は電流）に基づいて
注入された電荷を自動的に制限し従って貯えられる電荷
を正確に制御することのできる回路を設計するのは難し
い。
は薄い絶縁層（ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍセル）のホウラー・ノーハイム（Ｆowler−Ｎordhei
m）のトンネル効果によって変えられ、そしてトンネル
効果が電界に指数関数的に依存するので且つプログラミ
ング電流が非常に小さい（２〜３ｍＡ）ので、プログラ
ミング中にセットされた量（電圧又は電流）に基づいて
注入された電荷を自動的に制限し従って貯えられる電荷
を正確に制御することのできる回路を設計するのは難し
い。
【０００８】この問題を解決するための１つの提案は、
プログラミング中のセルの状態をサンプリングし且つ貯
えた電荷（又はその直接関数である量）が所定値をとる
時にプログラミングを中断することである。
プログラミング中のセルの状態をサンプリングし且つ貯
えた電荷（又はその直接関数である量）が所定値をとる
時にプログラミングを中断することである。
【０００９】例えば、プログラミング・サイクルを一定
数の短いサブサイクルに分け、サブサイクル中セルが所
望の最終状態をとるのに要する電荷のほんの少しだけを
注入することが既に提案されている（米国特許第４,３
５７,６８５号及び第４,８９０,２５９号参照）。各サ
ブサイクルの終りに、セルの状態は他のサブサイクルに
進むか或は所要の電荷が得られたことによりプログラミ
ングを終えるかを決めるためにテストされる。セルの状
態は、浮遊ゲートに貯えた電荷に関連された種々の電気
量（セルの閾値、一定のバイアス状態で流れる電流な
ど）に基づいてテストされる。
数の短いサブサイクルに分け、サブサイクル中セルが所
望の最終状態をとるのに要する電荷のほんの少しだけを
注入することが既に提案されている（米国特許第４,３
５７,６８５号及び第４,８９０,２５９号参照）。各サ
ブサイクルの終りに、セルの状態は他のサブサイクルに
進むか或は所要の電荷が得られたことによりプログラミ
ングを終えるかを決めるためにテストされる。セルの状
態は、浮遊ゲートに貯えた電荷に関連された種々の電気
量（セルの閾値、一定のバイアス状態で流れる電流な
ど）に基づいてテストされる。
【００１０】この解決策は、主として得られる電荷状態
の不連続性のためにそして注入電荷がサブサイクルの数
及び持続時間に依存するために、幾つかの大きな欠点を
持つ。その結果、サブサイクルの数を多くした場合のみ
精度が改善され、そしてプログラミング時間中従って実
際には、プログラミング時間と精度の取引きが避けられ
ず、その結果は必ずしも満足なものではない。その結
果、貯えた電荷の粗制御しか要さない用途のみに上述し
た既知の方法は制限される。
の不連続性のためにそして注入電荷がサブサイクルの数
及び持続時間に依存するために、幾つかの大きな欠点を
持つ。その結果、サブサイクルの数を多くした場合のみ
精度が改善され、そしてプログラミング時間中従って実
際には、プログラミング時間と精度の取引きが避けられ
ず、その結果は必ずしも満足なものではない。その結
果、貯えた電荷の粗制御しか要さない用途のみに上述し
た既知の方法は制限される。
【００１１】この発明の目的は、既知の解決策の欠点を
打破するように設計され、且つ特にＭＯＳＦＥＴトラン
ジスタを簡単で高精度にプログラミングする方法を提供
することである。
打破するように設計され、且つ特にＭＯＳＦＥＴトラン
ジスタを簡単で高精度にプログラミングする方法を提供
することである。
【００１２】
【課題を解決するための手段】この発明によれば、請求
項１に記載されたように、浮遊ゲートＭＯＳＦＥＴトラ
ンジスタをトンネル効果プログラミングする方法が提供
される。
項１に記載されたように、浮遊ゲートＭＯＳＦＥＴトラ
ンジスタをトンネル効果プログラミングする方法が提供
される。
【００１３】この発明はまた、請求項８に記載されたよ
うに、浮遊ゲートＭＯＳＦＥＴトランジスタをトンネル
効果プログラミングする回路に関する。
うに、浮遊ゲートＭＯＳＦＥＴトランジスタをトンネル
効果プログラミングする回路に関する。
【００１４】
【作用】実際には、この発明は、酸化物層の両端間の電
圧降下にトンネル電流を良く依存させることを利用す
る。従って、低インピーダンス電源又は電源を疑似する
ために周期的に再充電されるコンデンサでトンネル酸化
物層をバイアスすることによるトンネル効果と対照的
に、電源と多分直列のブートストラップド・コンデンサ
が用いられる。コンデンサの電荷は、トンネル酸化物の
バイアスを決め、且つＭＯＳＦＥＴトランジスタの状態
に極めて依存する。コンデンサによって生じられたバイ
アスは、浮遊ゲートが所要の電荷に達するまでトンネル
電流を通過させ且つトランジスタが所要の閾値に達する
時従ってセルのプログラミングを終える時にトンネル電
流をカットオフするようなものである。従って、プログ
ラミングは自動的に且つ所定の精度で終らされ、所要の
閾値に達する時にプログラミング動作を終らせるための
特定回路は不要である。
圧降下にトンネル電流を良く依存させることを利用す
る。従って、低インピーダンス電源又は電源を疑似する
ために周期的に再充電されるコンデンサでトンネル酸化
物層をバイアスすることによるトンネル効果と対照的
に、電源と多分直列のブートストラップド・コンデンサ
が用いられる。コンデンサの電荷は、トンネル酸化物の
バイアスを決め、且つＭＯＳＦＥＴトランジスタの状態
に極めて依存する。コンデンサによって生じられたバイ
アスは、浮遊ゲートが所要の電荷に達するまでトンネル
電流を通過させ且つトランジスタが所要の閾値に達する
時従ってセルのプログラミングを終える時にトンネル電
流をカットオフするようなものである。従って、プログ
ラミングは自動的に且つ所定の精度で終らされ、所要の
閾値に達する時にプログラミング動作を終らせるための
特定回路は不要である。
【００１５】特に、浮遊ゲートに過剰電荷があり従って
所望値より高い閾値電圧を持つトランジスタを消去する
時に、トランジスタが所望の閾値レベルに相関された値
に制御ゲートにてバイアスされ且つ予め充電されたブー
トストラップド・コンデンサに接続されるので、トンネ
ル酸化物の両端間に得られた電圧降下は、浮遊ゲートか
らトンネル酸化物を介して電子を抽出し従って閾値電圧
を下げるようなものである。トンネル電流が小さいこと
に鑑みて、コンデンサは実質的に放電せず、そして閾値
電圧が所望値に達するまで電荷の抽出は続く。閾値電圧
が所望値に達した時点で、大電流がトランジスタに流
れ、従ってブートストラップド・コンデンサを急速に放
電させる。この放電は、トンネル酸化物の両端間の電圧
降下を小さくし且つ浮遊ゲートからの電荷の抽出を中止
させるので、プログラミング・ステップを所要の値にて
自動的に終了させる。
所望値より高い閾値電圧を持つトランジスタを消去する
時に、トランジスタが所望の閾値レベルに相関された値
に制御ゲートにてバイアスされ且つ予め充電されたブー
トストラップド・コンデンサに接続されるので、トンネ
ル酸化物の両端間に得られた電圧降下は、浮遊ゲートか
らトンネル酸化物を介して電子を抽出し従って閾値電圧
を下げるようなものである。トンネル電流が小さいこと
に鑑みて、コンデンサは実質的に放電せず、そして閾値
電圧が所望値に達するまで電荷の抽出は続く。閾値電圧
が所望値に達した時点で、大電流がトランジスタに流
れ、従ってブートストラップド・コンデンサを急速に放
電させる。この放電は、トンネル酸化物の両端間の電圧
降下を小さくし且つ浮遊ゲートからの電荷の抽出を中止
させるので、プログラミング・ステップを所要の値にて
自動的に終了させる。
【００１６】逆に、所望値よりも低い閾値電圧を持つト
ランジスタに書き込みを行う時には、トランジスタは所
望の閾値にバイアスされ且つ予め充電されたコンデンサ
に接続され、トランジスタをターンオンさせてコンデン
サを急速に放電させる。コンデンサの放電でトンネル酸
化物の両端間の電圧降下が浮遊ゲートの方へ電荷をトン
ネリングさせるのに足り従って閾値電圧を増大するよう
な値の書き込み電位がトランジスタの制御ゲートに供給
される。コンデンサは再充電され且つトランジスタに接
続され、そして上述したサイクルは数回反復される。そ
の結果、電荷の注入でトランジスタの閾値が所望値にも
たらされて（充電された）コンデンサがトランジスタに
接続される時に、トランジスタはターンオンされず且つ
コンデンサは一部放電するにすぎない。書き込み電位が
トランジスタの制御ゲートに印加され従ってトランジス
タのゲート酸化物の両端間の電圧降下が小さくなって電
荷をこれ以上注入できなくなる時に、書き込みステップ
は中止され、そして後続のサイクル中トランジスタは所
望の閾値に留る。
ランジスタに書き込みを行う時には、トランジスタは所
望の閾値にバイアスされ且つ予め充電されたコンデンサ
に接続され、トランジスタをターンオンさせてコンデン
サを急速に放電させる。コンデンサの放電でトンネル酸
化物の両端間の電圧降下が浮遊ゲートの方へ電荷をトン
ネリングさせるのに足り従って閾値電圧を増大するよう
な値の書き込み電位がトランジスタの制御ゲートに供給
される。コンデンサは再充電され且つトランジスタに接
続され、そして上述したサイクルは数回反復される。そ
の結果、電荷の注入でトランジスタの閾値が所望値にも
たらされて（充電された）コンデンサがトランジスタに
接続される時に、トランジスタはターンオンされず且つ
コンデンサは一部放電するにすぎない。書き込み電位が
トランジスタの制御ゲートに印加され従ってトランジス
タのゲート酸化物の両端間の電圧降下が小さくなって電
荷をこれ以上注入できなくなる時に、書き込みステップ
は中止され、そして後続のサイクル中トランジスタは所
望の閾値に留る。
【００１７】
【実施例】この発明の２つの望ましい非制限実施例を、
添付図面に示した例について説明しよう。まず、例えば
不揮発性メモリ・アレイ・セルを定める浮遊ゲートＭＯ
ＳＦＥＴトランジスタを消去するための望ましい実施例
を説明しよう。周知のように、消去ステップは、セルの
浮遊ゲートから電荷（電子）を除去してその閾値電圧
（即ちセルをターンオンするためにセルの制御ゲート領
域とソース領域の間に印加されるべき電圧の値）を低下
させることを含む。
添付図面に示した例について説明しよう。まず、例えば
不揮発性メモリ・アレイ・セルを定める浮遊ゲートＭＯ
ＳＦＥＴトランジスタを消去するための望ましい実施例
を説明しよう。周知のように、消去ステップは、セルの
浮遊ゲートから電荷（電子）を除去してその閾値電圧
（即ちセルをターンオンするためにセルの制御ゲート領
域とソース領域の間に印加されるべき電圧の値）を低下
させることを含む。
【００１８】図１は、トランジスタ１並びに事実上ブー
トストラップッド・コンデンサ３及び多数のスイッチか
ら成るドライブ回路２を示す。詳しく云うと、コンデン
サ３は、その第１の端子４がトランジスタ１のドレイン
端子Ｄに接続され且つスイッチ５を介して電源電圧Ｖ1
に接続されると共に、その第２の端子６が電圧ＶP、望
ましくは最初のステップでの増大するランプ電圧そして
その後消去ステップの終りまでは一定値に接続される。
トランジスタ１のソース端子Ｓはスイッチ７を介してア
ースされ、制御ゲート端子ＣＧはスイッチ８を介して定
電圧ＶCGEにバイアスされる。
トストラップッド・コンデンサ３及び多数のスイッチか
ら成るドライブ回路２を示す。詳しく云うと、コンデン
サ３は、その第１の端子４がトランジスタ１のドレイン
端子Ｄに接続され且つスイッチ５を介して電源電圧Ｖ1
に接続されると共に、その第２の端子６が電圧ＶP、望
ましくは最初のステップでの増大するランプ電圧そして
その後消去ステップの終りまでは一定値に接続される。
トランジスタ１のソース端子Ｓはスイッチ７を介してア
ースされ、制御ゲート端子ＣＧはスイッチ８を介して定
電圧ＶCGEにバイアスされる。
【００１９】コンデンサ３は、例えばトランジスタ１の
ドレイン領域と基板の間の寄生容量の大体１０倍即ち１
００ｐＦを越える容量を持たねばならない。
ドレイン領域と基板の間の寄生容量の大体１０倍即ち１
００ｐＦを越える容量を持たねばならない。
【００２０】トランジスタ１が浮遊ゲートでの過剰電子
のせいで所望電圧よりも高い閾値電圧を呈するので、こ
の発明の方法の望ましい実施例に従って消去されなけれ
ばならないとすれば、スイッチ５を閉じ且つ第２の端子
６をアースすることによってコンデンサ３は電圧Ｖ1に
予備充電される。このステップ中、スイッチ７及び８は
開かれている。その後スイッチ５は開かれ且つスイッチ
７及び８は閉じられて、トランジスタ１のソース端子Ｓ
をアースし且つ制御ゲート端子ＣＧを、後述するように
所望の閾値電圧と相関された電圧ＶCGEに接続する。ト
ランジスタ１のドレイン端子Ｄは従って電圧ＶD＝Ｖ1に
あり、そして電圧ＶPは、式
のせいで所望電圧よりも高い閾値電圧を呈するので、こ
の発明の方法の望ましい実施例に従って消去されなけれ
ばならないとすれば、スイッチ５を閉じ且つ第２の端子
６をアースすることによってコンデンサ３は電圧Ｖ1に
予備充電される。このステップ中、スイッチ７及び８は
開かれている。その後スイッチ５は開かれ且つスイッチ
７及び８は閉じられて、トランジスタ１のソース端子Ｓ
をアースし且つ制御ゲート端子ＣＧを、後述するように
所望の閾値電圧と相関された電圧ＶCGEに接続する。ト
ランジスタ１のドレイン端子Ｄは従って電圧ＶD＝Ｖ1に
あり、そして電圧ＶPは、式
【００２１】ＶD＝ＶP・Ｃ／（Ｃ＋ＣD）
【００２２】［ただし、Ｃはコンデンサ３の容量で、Ｃ
Dはドレイン領域とアース（トランジスタ１の基板）の
間の容量である。］で表されるように、ドレイン端子Ｄ
での電圧ＶDの同様な増大をもたらすために直線的に増
大される。
Dはドレイン領域とアース（トランジスタ１の基板）の
間の容量である。］で表されるように、ドレイン端子Ｄ
での電圧ＶDの同様な増大をもたらすために直線的に増
大される。
【００２３】電圧ＶDが充分に高くなると、トンネル電
流はコンデンサ３を通ってトランジスタ１の浮遊ゲート
ＦＧに流れ、従ってこの浮遊ゲートＦＧに貯えられた電
荷を低減するのでトランジスタ１の閾値電圧を徐々に低
下させる。
流はコンデンサ３を通ってトランジスタ１の浮遊ゲート
ＦＧに流れ、従ってこの浮遊ゲートＦＧに貯えられた電
荷を低減するのでトランジスタ１の閾値電圧を徐々に低
下させる。
【００２４】このステップでのトンネル電流ＩTUNが非
常に小さい（数十ｎＡ程度）ので、コンデンサ３の電荷
即ちコンデンサ電圧ＶCは事実上変化しない。
常に小さい（数十ｎＡ程度）ので、コンデンサ３の電荷
即ちコンデンサ電圧ＶCは事実上変化しない。
【００２５】浮遊ゲートＦＧに貯えられた電荷が徐々に
少なくなるので、トランジスタ１の閾値電圧は最終的に
電圧ＶCGEでセットされた所望値に達し、この所望値に
おいてトランジスタ１はスイッチ・オンして急速に増大
するソース電流ＩSを流す。このソース電流ＩSの値はコ
ンデンサ３を急速放電させてその電圧ＶCを急に下げる
ようなものである。その結果、ドレイン電圧ＶDは、電
圧ＶPと一緒に直線的に増大するのを停止するのみなら
ず、実際には少し低下される。しかしながら、この電圧
低下は、トンネル電流ＩTUNを低減してカットオフする
のに充分であり、従ってトランジスタ１の消去を自動的
に止めて貯えた電荷の値に凍結する。
少なくなるので、トランジスタ１の閾値電圧は最終的に
電圧ＶCGEでセットされた所望値に達し、この所望値に
おいてトランジスタ１はスイッチ・オンして急速に増大
するソース電流ＩSを流す。このソース電流ＩSの値はコ
ンデンサ３を急速放電させてその電圧ＶCを急に下げる
ようなものである。その結果、ドレイン電圧ＶDは、電
圧ＶPと一緒に直線的に増大するのを停止するのみなら
ず、実際には少し低下される。しかしながら、この電圧
低下は、トンネル電流ＩTUNを低減してカットオフする
のに充分であり、従ってトランジスタ１の消去を自動的
に止めて貯えた電荷の値に凍結する。
【００２６】浮遊ゲートＦＧに貯えられた最終の電荷が
電圧ＶCGEに依存するのは、これがトランジスタ１をタ
ーンオンするのに必要な電荷を決め従ってプログラミン
グ動作を止めるためである。電圧ＶCGEは、プログラミ
ング中固定されており且つ連続的に制御可能であり、浮
遊ゲートＦＧの最終電荷従って最終閾値電圧の制御につ
いて高度の分解能を達成する。プログラミングはまた、
プログラミング・ランプの特性即ちトンネル酸化物の消
耗及び浮遊ゲートＦＧにおける最終電荷と極めて無関係
であるので良好な免疫性を呈する。
電圧ＶCGEに依存するのは、これがトランジスタ１をタ
ーンオンするのに必要な電荷を決め従ってプログラミン
グ動作を止めるためである。電圧ＶCGEは、プログラミ
ング中固定されており且つ連続的に制御可能であり、浮
遊ゲートＦＧの最終電荷従って最終閾値電圧の制御につ
いて高度の分解能を達成する。プログラミングはまた、
プログラミング・ランプの特性即ちトンネル酸化物の消
耗及び浮遊ゲートＦＧにおける最終電荷と極めて無関係
であるので良好な免疫性を呈する。
【００２７】図３は、消去中及び２つの異なる所望の閾
値電圧値のための、図１のドライブ回路２に接続された
トランジスタ１に関する多数の電気量のグラフを示す。
両方の場合に、トランジスタ１は６.９５Ｖの初期閾値
電圧（これはアースに対する浮遊ゲート電圧ＶFG＝−４
Ｖに相当し、セルの全ての端子がアースされている。）
を呈した。両方の場合に、Ｖ1＝５Ｖであり、ＶPは時点
ｔ0＝０と時点ｔ3＝１ｍｓの間で０Ｖから１５Ｖまで直
線的に増大され且つ時点ｔ4まで最大値に保持された。
値電圧値のための、図１のドライブ回路２に接続された
トランジスタ１に関する多数の電気量のグラフを示す。
両方の場合に、トランジスタ１は６.９５Ｖの初期閾値
電圧（これはアースに対する浮遊ゲート電圧ＶFG＝−４
Ｖに相当し、セルの全ての端子がアースされている。）
を呈した。両方の場合に、Ｖ1＝５Ｖであり、ＶPは時点
ｔ0＝０と時点ｔ3＝１ｍｓの間で０Ｖから１５Ｖまで直
線的に増大され且つ時点ｔ4まで最大値に保持された。
【００２８】時点ｔ0以前に、コンデンサ３は電圧Ｖ1ま
で充電され、ドレイン端子ＶDを５Ｖにした。時点ｔ0に
て、電圧ＶCGE＝１Ｖは制御ゲート端子ＣＧに印加され
る。その結果、電圧ＶD（実線のカーブ）は電圧ＶPに続
いて増大し始める。このステップでは、浮遊ゲート電圧
ＶFGも増大するが、制御ゲートＣＧへの浮遊ゲートＦＧ
の容量性結合のせいでもっとゆっくり増大するので、浮
遊ゲート領域とドレイン端子Ｄの間の電圧降下ＶOXも増
大する。
で充電され、ドレイン端子ＶDを５Ｖにした。時点ｔ0に
て、電圧ＶCGE＝１Ｖは制御ゲート端子ＣＧに印加され
る。その結果、電圧ＶD（実線のカーブ）は電圧ＶPに続
いて増大し始める。このステップでは、浮遊ゲート電圧
ＶFGも増大するが、制御ゲートＣＧへの浮遊ゲートＦＧ
の容量性結合のせいでもっとゆっくり増大するので、浮
遊ゲート領域とドレイン端子Ｄの間の電圧降下ＶOXも増
大する。
【００２９】時点ｔ1では、電圧降下ＶOXがトンネル電
流ＩTUNを生じるような値に達するので、このステップ
では浮遊ゲート領域中の電荷は減少するが、電圧ＶDの
カーブで示されるようにコンデンサ３の電荷は実質的に
変化しない。
流ＩTUNを生じるような値に達するので、このステップ
では浮遊ゲート領域中の電荷は減少するが、電圧ＶDの
カーブで示されるようにコンデンサ３の電荷は実質的に
変化しない。
【００３０】時点ｔ2では、浮遊ゲート領域中の残存電
荷は、トランジスタ１がスイッチ・オンしてコンデンサ
３を放電させ、電流ＩSがピークになり、電圧ＶDが減少
し且つ電流ＩTUNが減少するようなものである。時点ｔ4
ではトランジスタ１の全ての端子が評価のためにアース
される。
荷は、トランジスタ１がスイッチ・オンしてコンデンサ
３を放電させ、電流ＩSがピークになり、電圧ＶDが減少
し且つ電流ＩTUNが減少するようなものである。時点ｔ4
ではトランジスタ１の全ての端子が評価のためにアース
される。
【００３１】他方、もし電圧ＶCGEが３Ｖにセットされ
るなら、点線のカーブで示されるパターンになり、この
パターンは上述したパターンに多少似ているが、浮遊ゲ
ート端ＦＧでの電圧が高いのでトランジスタ１の消去が
遅れて始まる点が違う。また、トランジスタ１が早目に
ターンオンされるので、もっと少ない総電荷が抽出さ
れ、その結果として最終浮遊ゲート電圧ＶFGはもっと低
い。
るなら、点線のカーブで示されるパターンになり、この
パターンは上述したパターンに多少似ているが、浮遊ゲ
ート端ＦＧでの電圧が高いのでトランジスタ１の消去が
遅れて始まる点が違う。また、トランジスタ１が早目に
ターンオンされるので、もっと少ない総電荷が抽出さ
れ、その結果として最終浮遊ゲート電圧ＶFGはもっと低
い。
【００３２】図４は、この発明に係る消去に追従する閾
値電圧ＶTHと、種々のＶCGE値を使用して行われた実験
上のテストで決められるような印加制御ゲート電圧Ｖ
CGEとの関係を示す。この関係は、精密アナログ用に所
望されるような広い範囲の値に亘って高度の精密さを持
つ直線性であることが理解できる。テストは浮遊ゲート
とドレインの間の容量性結合を無視できないトランジス
タを使用して行われ、これは閾値電圧ＶTHも電圧ＶDに
依存させることに注目されたい。しかしながら、上記結
合は周知の仕方で減少され、そしてどんな場合でも電圧
ＶCGEの、所望の閾値電圧ＶTH値への依存性は計算でき
る。必要なら所望の閾値に基づいて電圧ＶCGEを自動的
に発生させるための特定の回路を設ければ良い。
値電圧ＶTHと、種々のＶCGE値を使用して行われた実験
上のテストで決められるような印加制御ゲート電圧Ｖ
CGEとの関係を示す。この関係は、精密アナログ用に所
望されるような広い範囲の値に亘って高度の精密さを持
つ直線性であることが理解できる。テストは浮遊ゲート
とドレインの間の容量性結合を無視できないトランジス
タを使用して行われ、これは閾値電圧ＶTHも電圧ＶDに
依存させることに注目されたい。しかしながら、上記結
合は周知の仕方で減少され、そしてどんな場合でも電圧
ＶCGEの、所望の閾値電圧ＶTH値への依存性は計算でき
る。必要なら所望の閾値に基づいて電圧ＶCGEを自動的
に発生させるための特定の回路を設ければ良い。
【００３３】上述した被制御消去手法は、セル及びトラ
ンジスタ閾値を低減するための消去モードにも、また最
初、トランジスタに所望の最終値以上の過書き込みを行
い、次いでこのトランジスタを被制御態様（上述したよ
うな）で消去することによりセル及びトランジスタ閾値
を増大するための書き込みモードにも、用いれる。しか
しながら、特に不揮発性メモリの場合には、セルに過書
き込みをせず、これによりトンネル酸化物層を傷つけな
いかせめてその信頼性を下げないことがしばしば望まし
い。このために、第２の被制御書き込み手法が下記のよ
うに採用され得る。
ンジスタ閾値を低減するための消去モードにも、また最
初、トランジスタに所望の最終値以上の過書き込みを行
い、次いでこのトランジスタを被制御態様（上述したよ
うな）で消去することによりセル及びトランジスタ閾値
を増大するための書き込みモードにも、用いれる。しか
しながら、特に不揮発性メモリの場合には、セルに過書
き込みをせず、これによりトンネル酸化物層を傷つけな
いかせめてその信頼性を下げないことがしばしば望まし
い。このために、第２の被制御書き込み手法が下記のよ
うに採用され得る。
【００３４】図２は被制御書き込み手法を行うためのド
ライブ回路２'を示す。このドライブ回路２'と図１のド
ライブ回路２との類似性に鑑みて、両者は細部以外が標
準化され、両者に共通の部品は同一符号で表す。図２の
回路では、コンデンサ３は、その第２の端子６がアース
され、そしてその第１の端子４がスイッチ５を介して電
圧Ｖ2に接続されている。トランジスタ１の制御ゲート
端子ＧＧは、これを電圧ＶR又はＶCGWに選択的に接続す
るためのスイッチ１０に接続されている。なお、ＶRは
トンネル電流の通過を可能にするための上昇する電圧又
は連続電圧であるので電子が浮遊ゲートに注入され、そ
してＶCGWは所望の閾値電圧に相関される。
ライブ回路２'を示す。このドライブ回路２'と図１のド
ライブ回路２との類似性に鑑みて、両者は細部以外が標
準化され、両者に共通の部品は同一符号で表す。図２の
回路では、コンデンサ３は、その第２の端子６がアース
され、そしてその第１の端子４がスイッチ５を介して電
圧Ｖ2に接続されている。トランジスタ１の制御ゲート
端子ＧＧは、これを電圧ＶR又はＶCGWに選択的に接続す
るためのスイッチ１０に接続されている。なお、ＶRは
トンネル電流の通過を可能にするための上昇する電圧又
は連続電圧であるので電子が浮遊ゲートに注入され、そ
してＶCGWは所望の閾値電圧に相関される。
【００３５】望ましい実施例を図５も参照して説明す
る。図５はスイッチ１０，７，５のそれぞれ制御信号φ
1，φ2，φ3の波形を示し、そしてスイッチ５，７の制
御信号φ3，φ2はその高レベルが閉じたスイッチに相当
するが、その低レベルが開いたスイッチに相当する。ス
イッチ１０の制御信号φ1はその高レベルが制御ゲート
の、ＶCGWへの接続に相当し、そしてその低レベルが制
御ゲートの、ＶRへの接続に相当する。
る。図５はスイッチ１０，７，５のそれぞれ制御信号φ
1，φ2，φ3の波形を示し、そしてスイッチ５，７の制
御信号φ3，φ2はその高レベルが閉じたスイッチに相当
するが、その低レベルが開いたスイッチに相当する。ス
イッチ１０の制御信号φ1はその高レベルが制御ゲート
の、ＶCGWへの接続に相当し、そしてその低レベルが制
御ゲートの、ＶRへの接続に相当する。
【００３６】制御ゲートが電圧ＶRにあり且つコンデン
サ３が充電される時に、トンネル電流の通過を妨げるよ
うに、まずコンデンサ３は中電圧／高電圧Ｖ2まで充電
される。このステップ（図５に１で示す）では、スイッ
チ７が開かれており、そしてスイッチ１０は制御ゲート
を電圧ＶCGWに接続する。次のステップ（図５の２）で
は、スイッチ５が開かれ、スイッチ１０は以前（電圧Ｖ
CGWを制御ゲート端子ＣＧに供給する）と同じ位置に保
持され、そしてスイッチ７は閉じられる。トランジスタ
１が所望値よりも低い閾値を呈するので、トランジスタ
１はオンになり従ってコンデンサ３を急速に放電させて
大電流ＩSを流させる。次のステップ（図５の３）で
は、スイッチ７が開かれ、スイッチ１０は切り換って電
圧ＶRを制御ゲートに供給し、スイッチ５は開いたまま
である。コンデンサ３が完全に或は大部分放電されるの
で、ドレイン端子Ｄでの電圧ＶDは低く、そしてトンネ
ル酸化物の両端間の電圧降下ＶOXはドレイン領域に向う
トンネル電流ＩTUNを生じ、従って浮遊ゲート端子ＦＧ
へ電子を注入するので閾値電圧を増大するようなもので
ある。
サ３が充電される時に、トンネル電流の通過を妨げるよ
うに、まずコンデンサ３は中電圧／高電圧Ｖ2まで充電
される。このステップ（図５に１で示す）では、スイッ
チ７が開かれており、そしてスイッチ１０は制御ゲート
を電圧ＶCGWに接続する。次のステップ（図５の２）で
は、スイッチ５が開かれ、スイッチ１０は以前（電圧Ｖ
CGWを制御ゲート端子ＣＧに供給する）と同じ位置に保
持され、そしてスイッチ７は閉じられる。トランジスタ
１が所望値よりも低い閾値を呈するので、トランジスタ
１はオンになり従ってコンデンサ３を急速に放電させて
大電流ＩSを流させる。次のステップ（図５の３）で
は、スイッチ７が開かれ、スイッチ１０は切り換って電
圧ＶRを制御ゲートに供給し、スイッチ５は開いたまま
である。コンデンサ３が完全に或は大部分放電されるの
で、ドレイン端子Ｄでの電圧ＶDは低く、そしてトンネ
ル酸化物の両端間の電圧降下ＶOXはドレイン領域に向う
トンネル電流ＩTUNを生じ、従って浮遊ゲート端子ＦＧ
へ電子を注入するので閾値電圧を増大するようなもので
ある。
【００３７】スイッチ５を閉じ且つスイッチ１０を切り
換える（スイッチ７は開いたまま）ことによってコンデ
ンサ３は再充電され、そして上述した３ステップのサイ
クルが反復される。閾値電圧は、所望値に達するまで各
サイクルにて増大する。所望の閾値に達するサイクルに
続くサイクルのステップ２にて、コンデンサ３がＶ2ま
で充電されると、電圧ＶCGWはトランジスタ１の制御ゲ
ートに印加され、そしてスイッチ７が閉じられるので、
トランジスタ１はオフのままか或はターンオンされ、も
ってコンデンサ３の放電を防止するか或は先行サイクル
と比較してわずかに放電でき、そのためドレン端子Ｄは
高電圧に留る。同一サイクルのステップ３では、従っ
て、トランジスタ１の制御ゲート端子ＣＧが高電圧ＶR
に接続されると、酸化物層の両端間の電圧降下ＶOXは低
く、よって電子の更なる注入を防止する。上述したサイ
クルが反復される場合でさえ、これは貯えられた電荷や
閾値電圧（その値は一定のままである）に影響しない。
換える（スイッチ７は開いたまま）ことによってコンデ
ンサ３は再充電され、そして上述した３ステップのサイ
クルが反復される。閾値電圧は、所望値に達するまで各
サイクルにて増大する。所望の閾値に達するサイクルに
続くサイクルのステップ２にて、コンデンサ３がＶ2ま
で充電されると、電圧ＶCGWはトランジスタ１の制御ゲ
ートに印加され、そしてスイッチ７が閉じられるので、
トランジスタ１はオフのままか或はターンオンされ、も
ってコンデンサ３の放電を防止するか或は先行サイクル
と比較してわずかに放電でき、そのためドレン端子Ｄは
高電圧に留る。同一サイクルのステップ３では、従っ
て、トランジスタ１の制御ゲート端子ＣＧが高電圧ＶR
に接続されると、酸化物層の両端間の電圧降下ＶOXは低
く、よって電子の更なる注入を防止する。上述したサイ
クルが反復される場合でさえ、これは貯えられた電荷や
閾値電圧（その値は一定のままである）に影響しない。
【００３８】図６は上述した書き込み方法の２つの実施
例を示し、書き込み動作は２０サイクルに分けられ、各
サイクル１１０は１１０μｓ継続する。両方の場合に、
８Ｖの電圧Ｖ2が選ばれ、そして電圧ＶRは図示のパター
ンを呈する。即ち最初は０Ｖからｔ＝１ｍｓでの最大値
（例えば１５Ｖ）までななめに上昇し、そしてｔ＝２.
２ｍｓまで一定である。しかしながら、電圧ＶRは、傾
斜部分を越えると平坦であって図示のように連続的に増
大せず、図５のステップ３においてのみ増大するがステ
ップ１及び２では一定のままである。しかしながら、ス
テップ３に比べてステップ１及び２が短いので、ＶRカ
ーブは簡単化された。
例を示し、書き込み動作は２０サイクルに分けられ、各
サイクル１１０は１１０μｓ継続する。両方の場合に、
８Ｖの電圧Ｖ2が選ばれ、そして電圧ＶRは図示のパター
ンを呈する。即ち最初は０Ｖからｔ＝１ｍｓでの最大値
（例えば１５Ｖ）までななめに上昇し、そしてｔ＝２.
２ｍｓまで一定である。しかしながら、電圧ＶRは、傾
斜部分を越えると平坦であって図示のように連続的に増
大せず、図５のステップ３においてのみ増大するがステ
ップ１及び２では一定のままである。しかしながら、ス
テップ３に比べてステップ１及び２が短いので、ＶRカ
ーブは簡単化された。
【００３９】第１の実施例では、電圧ＶCGWは４Ｖに等
しく、この場合は実線のカーブで示すようにドレイン電
圧ＶDは、最初、８Ｖ（コンデンサ３を充電した後）と
０Ｖ（スイッチ７が閉じられ且つ電圧ＶCGWが制御ゲー
ト端子ＣＧに印加される時にコンデンサ３が放電するた
め）に切り換わり続ける。同時に、電圧ＶRの増大に伴
って浮遊ゲート電圧ＶFGは上昇し続けるが、コンデンサ
３が充電される時にドレイン領域との容量性結合による
ピークは例外である。電圧ＶRが増大すると、酸化物層
の両端間の電圧降下ＶOXは最終的に電子を浮遊ゲートに
注入させるのに足りる。このステップは図６のサイクル
ａに相当し、このサイクルａでは電流ＩTUNは電圧ＶRが
制御ゲートに印加される時に流れ始める。注入は次のサ
イクルｂでも継続し、サイクルｂの終りに浮遊ゲートに
貯えられた電荷は所望の閾値に達した。コンデンサ３が
充電され、従って電圧ＶCGWが制御ゲート端子ＣＧに印
加されると、コンデンサ３は一部放電する。そして電圧
ＶRが再び印加される時に、トンネル電流は供給され
ず、従って貯えた電荷をサイクルｂ中に達した値に凍結
する。
しく、この場合は実線のカーブで示すようにドレイン電
圧ＶDは、最初、８Ｖ（コンデンサ３を充電した後）と
０Ｖ（スイッチ７が閉じられ且つ電圧ＶCGWが制御ゲー
ト端子ＣＧに印加される時にコンデンサ３が放電するた
め）に切り換わり続ける。同時に、電圧ＶRの増大に伴
って浮遊ゲート電圧ＶFGは上昇し続けるが、コンデンサ
３が充電される時にドレイン領域との容量性結合による
ピークは例外である。電圧ＶRが増大すると、酸化物層
の両端間の電圧降下ＶOXは最終的に電子を浮遊ゲートに
注入させるのに足りる。このステップは図６のサイクル
ａに相当し、このサイクルａでは電流ＩTUNは電圧ＶRが
制御ゲートに印加される時に流れ始める。注入は次のサ
イクルｂでも継続し、サイクルｂの終りに浮遊ゲートに
貯えられた電荷は所望の閾値に達した。コンデンサ３が
充電され、従って電圧ＶCGWが制御ゲート端子ＣＧに印
加されると、コンデンサ３は一部放電する。そして電圧
ＶRが再び印加される時に、トンネル電流は供給され
ず、従って貯えた電荷をサイクルｂ中に達した値に凍結
する。
【００４０】第２の実施例では、電圧ＶCGWは５Ｖに等
しく、この場合電子の注入は点線のカーブで示されるよ
うなサイクルｃ（この例では電圧ＶDはサイクルｃ中で
まだ低い）でも継続し、従って電子を沢山貯えさせるこ
とができるので、閾値は高い。
しく、この場合電子の注入は点線のカーブで示されるよ
うなサイクルｃ（この例では電圧ＶDはサイクルｃ中で
まだ低い）でも継続し、従って電子を沢山貯えさせるこ
とができるので、閾値は高い。
【００４１】本特許出願人の計算によれば、最終閾値電
圧値は、ＶCGW＝４Ｖの場合４.４９Ｖで、ＶCGW＝５Ｖ
の場合に５.４７Ｖである。どちらの場合でも、書き込
みモードでは、制御ゲートに印加される電圧ＶCGWと得
られる閾値電圧との間に良好な直線性がある。
圧値は、ＶCGW＝４Ｖの場合４.４９Ｖで、ＶCGW＝５Ｖ
の場合に５.４７Ｖである。どちらの場合でも、書き込
みモードでは、制御ゲートに印加される電圧ＶCGWと得
られる閾値電圧との間に良好な直線性がある。
【００４２】被制御消去手法よりも複雑であるが且つ使
用する時間及び電圧値を適切に選ぶことにより微小サイ
クルの反復従って固有の量子化エラーを含むにもかかわ
らず、被制御書き込み手法は、上述したように所望の閾
値に達する時に書き込み動作を自動的に終了するので特
殊な測定動作を要することなく、高い精度及び信頼性を
提供する。
用する時間及び電圧値を適切に選ぶことにより微小サイ
クルの反復従って固有の量子化エラーを含むにもかかわ
らず、被制御書き込み手法は、上述したように所望の閾
値に達する時に書き込み動作を自動的に終了するので特
殊な測定動作を要することなく、高い精度及び信頼性を
提供する。
【００４３】
【発明の効果】この発明に係るプログラミング方法及び
回路の利点は、以上の説明から明らかであろう。特に、
簡単な設計及び回路構成での解決策により、閾値が所望
値に達した時にプログラミング動作を自動的に止める。
被制御消去の場合に、電荷判別の問題が無く且つ分解能
とプログラミング時間の優れた取り引きでプログラミン
グは１サイクルで行われる。被制御書き込みの場合に、
判別エラーを含み得るし、そしてこの手法の全実行時間
はとにかく従来の方法に比べて電荷を周期的に測定する
のに要する時間よりも短い。
回路の利点は、以上の説明から明らかであろう。特に、
簡単な設計及び回路構成での解決策により、閾値が所望
値に達した時にプログラミング動作を自動的に止める。
被制御消去の場合に、電荷判別の問題が無く且つ分解能
とプログラミング時間の優れた取り引きでプログラミン
グは１サイクルで行われる。被制御書き込みの場合に、
判別エラーを含み得るし、そしてこの手法の全実行時間
はとにかく従来の方法に比べて電荷を周期的に測定する
のに要する時間よりも短い。
【００４４】当業者には明らかなように、この発明の範
囲から逸脱すること無く、ここに一例として図示して説
明した方法及び回路に種々変更を加えることができる。
例えば、ランプ・パターンに比べたら、消去モード時に
コンデンサに電圧ＶPを印加し且つ書き込みモード時に
制御ゲートに電圧ＶRを印加すると適当な一定値を呈す
るが、上昇する電圧は、少なくとも最初のうちは、トン
ネル酸化物に鋭いストレスをかけて破損するのを防止す
ることが好ましい。
囲から逸脱すること無く、ここに一例として図示して説
明した方法及び回路に種々変更を加えることができる。
例えば、ランプ・パターンに比べたら、消去モード時に
コンデンサに電圧ＶPを印加し且つ書き込みモード時に
制御ゲートに電圧ＶRを印加すると適当な一定値を呈す
るが、上昇する電圧は、少なくとも最初のうちは、トン
ネル酸化物に鋭いストレスをかけて破損するのを防止す
ることが好ましい。
【００４５】プログラミング回路にも変更を施せる。特
に、コンデンサ３の第２の端子６に接続される２位置ス
イッチを設けることにより且つ第２の端子６が消去のた
めに電圧ＶPに接続されそして書き込みのためにアース
されるようにスイッチを制御することにより、１つの回
路を書き込み用及び消去用の両方に使える。スイッチ自
体は任意の仕方例えばＭＯＳトランジスタで形成でき、
そして上記回路をＭＯＳＦＥＴトランジスタ１及び電源
部分と別々に或は一体に形成できる。
に、コンデンサ３の第２の端子６に接続される２位置ス
イッチを設けることにより且つ第２の端子６が消去のた
めに電圧ＶPに接続されそして書き込みのためにアース
されるようにスイッチを制御することにより、１つの回
路を書き込み用及び消去用の両方に使える。スイッチ自
体は任意の仕方例えばＭＯＳトランジスタで形成でき、
そして上記回路をＭＯＳＦＥＴトランジスタ１及び電源
部分と別々に或は一体に形成できる。
【図１】この発明の第１の実施例に係る、被制御消去を
行うための浮遊ゲートＭＯＳＦＥＴトランジスタの基本
回路を示す回路図である。
行うための浮遊ゲートＭＯＳＦＥＴトランジスタの基本
回路を示す回路図である。
【図２】この発明の第２の実施例に係る、被制御書き込
みを行うための浮遊ゲートＭＯＳＦＥＴトランジスタの
基本回路を示す回路図である。
みを行うための浮遊ゲートＭＯＳＦＥＴトランジスタの
基本回路を示す回路図である。
【図３】被制御消去ステップ中の多数の電気量を示すグ
ラフである。
ラフである。
【図４】この発明に係る被制御消去に伴う制御ゲート電
圧の関数としてのセルの閾値電圧を示すグラフである。
圧の関数としてのセルの閾値電圧を示すグラフである。
【図５】図２の回路における多数の制御信号を示すグラ
フである。
フである。
【図６】この発明に係る被制御書き込みステップ中の多
数の電気量を示すグラフである。
数の電気量を示すグラフである。
１ トランジスタ ２，２' ドライブ回路 ３ コンデンサ ４ コンデンサ３の第１の端子 ６ コンデンサ３の第２の端子 ５，７，８，１０ スイッチ Ｄ ドレイン端子 ＣＧ 制御ゲート端子 Ｓ ソース端子 ＦＧ 浮遊ゲート領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マッシモ・ランツォーニ イタリア国、40135 ボローニャ、ヴィ ア・ドン・ルイジ・スツルツォ 52 (72)発明者 ルチアノ・ブリオッツォ イタリア国、20040 カルナーテ、ヴィ ア・ドニゼッティ 68
Claims (13)
- 【請求項１】 制御端子(CG)、一対のソース及びドレイ
ン端子(S,D)、並びに絶縁層によって前記一対の端子か
ら絶縁された浮遊ゲート領域(FG)を有するＭＯＳＦＥＴ
トランジスタをトンネル効果プログラミングする方法に
おいて、 ブートストラップド・コンデンサ(3)であって、その電
荷状態が前記浮遊ゲート領域(FG)の電荷状態に依存する
前記ブートストラップド・コンデンサ(3)を前記一対の
端子のうちの第１の端子(D)に接続するステップと、 前記浮遊ゲート領域が所望の電荷レベルに達する前に、
前記ブートストラップド・コンデンサが、前記第１の端
子(D)と前記浮遊ゲート領域の間で且つ前記絶縁層を通
してトンネル電流(ITUN)を通過させると共に、その電荷
状態を変え従って前記所望の電荷レベルに達する時に前
記トンネル電流の通過を自動的にカットオフするよう
に、前記ＭＯＳＦＥＴトランジスタの前記絶縁層をバイ
アスするステップと、 を含むことを特徴とするＭＯＳＦＥＴトランジスタをト
ンネル効果プログラミングする方法。 - 【請求項２】 前記第１の端子がドレイン端子(D)であ
ることを特徴とする請求項１のＭＯＳＦＥＴトランジス
タをトンネル効果プログラミングする方法。 - 【請求項３】 前記ＭＯＳＦＥＴトランジスタを被制御
消去するために請求項１又は２に記載された方法におい
て、 前記ブートストラップド・コンデンサ(3)を所定の充電
電圧(V1)まで最初、充電するステップと、 制御電圧(VCGE)であって、そのレベルが前記所望の電荷
レベルと相関される前記制御電圧を前記トランジスタ
(1)の前記制御端子(CG)に印加するステップと、 前記充電電圧と消去電圧(VP)の和に等しい電圧を発生す
るステップと、 前記和電圧を前記トランジスタの前記第１の端子(D)に
印加するステップと、 を含み、 前記充電電圧、前記消去電圧及び前記制御電圧の値は、
前記トンネル電流を供給し且つ前記電荷レベルが前記所
望レベルと違うかぎり前記浮遊ゲート領域に貯えられた
電荷のレベルを変え、そして前記ＭＯＳＦＥＴトランジ
スタをターンオンし、前記ブートストラップド・コンデ
ンサを放電させ、従って前記電荷レベルが前記所望レベ
ルに実質的に等しくなる時に前記第１の端子での前記和
電圧の値を低減して前記トンネル電流を止めるように選
択される、 ことを特徴とするＭＯＳＦＥＴトランジスタをトンネル
効果プログラミングする方法。 - 【請求項４】 前記充電電圧(V1)を消去電圧(VP)に加算
する前記ステップは、前記ブートストラップド・コンデ
ンサ(3)の、前記第１の端子(D)に接続されていない端子
(6)に前記消去電圧を印加することを含むことを特徴と
する請求項３のＭＯＳＦＥＴトランジスタをトンネル効
果プログラミングする方法。 - 【請求項５】 前記消去電圧(VP)が最小値から最大値ま
で増大することを特徴とする請求項３又は４のＭＯＳＦ
ＥＴトランジスタをトンネル効果プログラミングする方
法。 - 【請求項６】 前記ＭＯＳＦＥＴトランジスタを被制御
書き込みするための請求項１又は２の方法において、 前記ブートストラップド・コンデンサ(3)を所定の充電
電圧(V2)まで充電するステップと、 制御電圧(VCGW)であって、そのレベルが前記所望の電荷
レベルと相関される前記制御電圧を前記トランジスタ
(1)の前記制御端子(CG)へ印加するステップと、 書き込み電圧(VR)を前記トランジスタの前記制御端子へ
印加するステップと、 を周期的に反復し、 前記充電電圧、前記制御電圧及び前記書き込み電圧の値
は、前記制御電圧が印加され且つ前記浮遊ゲートが前記
所望レベル以外の電荷レベルを呈する時に前記ブートス
トラップド・コンデンサを放電させ、その後前記書き込
み電圧が印加され且つ前記ブートストラップド・コンデ
ンサが放電される時に前記第１の端子(D)と前記浮遊ゲ
ート(FG)の間にトンネル電流を通過させると共に、前記
制御電圧が印加され且つ前記浮遊ゲートが前記所望レベ
ルに実質的に等しい電荷レベルを呈する時に前記ブート
ストラップド・コンデンサの放電を実質的に防止し、そ
の後前記書き込み電圧が印加され且つ前記ブートストラ
ップド・コンデンサがまだ実質的に充電されている時に
前記トンネル電流の通過を防止するように選択される、 ことを特徴とするＭＯＳＦＥＴトランジスタをトンネル
効果プログラミングする方法。 - 【請求項７】 前記書き込み電圧(VR)が最小値から最大
値まで増大することを特徴とするＭＯＳＦＥＴトランジ
スタをトンネル効果プログラミングする方法。 - 【請求項８】 制御端子(CG)、一対のソース及びドレイ
ン端子(S,D)、並びに絶縁層によって前記一対の端子から
絶縁された浮遊ゲート領域(FG)を有するＭＯＳＦＥＴト
ランジスタ(1)をトンネル効果プログラミングする回路
において、 前記トランジスタの前記一対の端子のうちの第１の端子
(D)に接続可能である第１の端子(4)を有するブートスト
ラップド・コンデンサ(3)であって、その電荷状態が前
記浮遊ゲート領域(FG)の電荷状態に依存する前記ブート
ストラップド・コンデンサ(3)と、 このブートストラップド・コンデンサに接続され、前記
ブートストラップド・コンデンサを或る充電電圧(V1,
V2)まで充電するための第１のバイアス手段(5)と、 前記トランジスタ(1)の前記制御端子(CG)に接続され、
前記浮遊ゲート領域が所望の電荷レベルに達する前に、
前記ブートストラップド・コンデンサが前記第１の端子
(D)と前記浮遊ゲート領域(FG)の間で且つ前記絶縁層を
通してトンネル電流を通過させると共に、その電荷状態
を変え従って前記所望の電荷レベルに達する時に前記ト
ンネル電流の通過を自動的にカットオフするように、前
記絶縁層をバイアスするための第２のバイアス手段(8,
6,10)と、 を備えたことを特徴とするＭＯＳＦＥＴトランジスタを
トンネル効果プログラミングする回路。 - 【請求項９】 前記第１のバイアス手段は、基準電位ラ
イン(V1,V2)と、前記トランジスタ(1)の前記第１の端子
(D)に接続された前記ブートストラップド・コンデンサ
(3)の第１の端子(4)との間に挿入された第１のスイッチ
(5)を含むことを特徴とする請求項８のＭＯＳＦＥＴト
ランジスタをトンネル効果プログラミングする回路。 - 【請求項１０】 前記第２のバイアス手段は、前記制御
端子(CG)と、前記所望の電荷レベルに相関された電位に
ある閾値電位ライン(VCGE,VCGW)との間に挿入された第
２のスイッチ(8,10)を含むことを特徴とする請求項８又
は９のＭＯＳＦＥＴトランジスタをトンネル効果プログ
ラミングする回路。 - 【請求項１１】 前記第２のバイアス手段は、前記ブー
トストラップド・コンデンサの第２の端子(6)を消去電
圧にバイアスするための手段(VP)を含むことを特徴とす
る請求項１０のＭＯＳＦＥＴトランジスタをトンネル効
果プログラミングする回路。 - 【請求項１２】 書き込み電位ラインを備え、前記第２
のスイッチ(10)が前記制御端子(CG)を前記閾値電位ライ
ン(VCGW)に接続する位置と、前記制御端子を前記書き込
み電位ライン(VR)に接続する位置とに切換可能であるこ
とを特徴とする請求項１０のＭＯＳＦＥＴトランジスタ
をトンネル効果プログラミングする回路。 - 【請求項１３】 前記トランジスタ(1)の前記一対の端
子のうちの第２の端子(S)と、基準電位ラインとの間に
挿入された第３のスイッチ(7)を備えたことを特徴とす
る請求項１０ないし１２のいずれかのＭＯＳＦＥＴトラ
ンジスタをトンネル効果プログラミングする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830172.8 | 1993-04-22 | ||
| EP93830172A EP0621603B1 (en) | 1993-04-22 | 1993-04-22 | Method and circuit for tunnel-effect programming of floating-gate MOSFETS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122081A true JPH07122081A (ja) | 1995-05-12 |
Family
ID=8215151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326294A Pending JPH07122081A (ja) | 1993-04-22 | 1994-04-21 | Ｍｏｓｆｅｔトランジスタをトンネル効果プログラミングする方法及び回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5493141A (ja) |
| EP (1) | EP0621603B1 (ja) |
| JP (1) | JPH07122081A (ja) |
| DE (1) | DE69323484T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056316A1 (fr) * | 2001-01-12 | 2002-07-18 | Hitachi, Ltd. | Memoire remanente a semi-conducteur |
| US6934189B2 (en) | 2001-11-08 | 2005-08-23 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device and method of writing data therein |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| DE19518728C2 (de) * | 1995-05-22 | 1998-12-24 | Siemens Ag | Konstantstromquelle mit einer EEPROM-Zelle |
| US5930171A (en) * | 1995-05-22 | 1999-07-27 | Siemens Aktiengesellschaft | Constant-current source with an EEPROM cell |
| FR2738386B1 (fr) * | 1995-09-05 | 1997-10-24 | Sgs Thomson Microelectronics | Procede et circuit de programmation et d'effacement d'une memoire |
| KR980005016A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 플래쉬 메모리 소자의 소거방법 |
| US5835413A (en) * | 1996-12-20 | 1998-11-10 | Intel Corporation | Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels |
| US6330347B1 (en) | 1997-02-19 | 2001-12-11 | Stmicroelectronics S.R.L. | Method and device for identifying fingerprints using an analog flash memory |
| KR100416442B1 (ko) * | 1999-06-02 | 2004-01-31 | 아리조나 스테이트 유니버시티 | 전류제어 전계효과 트랜지스터 |
| US6864131B2 (en) * | 1999-06-02 | 2005-03-08 | Arizona State University | Complementary Schottky junction transistors and methods of forming the same |
| US7589007B2 (en) * | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
| US6521958B1 (en) * | 1999-08-26 | 2003-02-18 | Micron Technology, Inc. | MOSFET technology for programmable address decode and correction |
| US6674667B2 (en) | 2001-02-13 | 2004-01-06 | Micron Technology, Inc. | Programmable fuse and antifuse and method therefor |
| TW519734B (en) * | 2001-12-04 | 2003-02-01 | Macronix Int Co Ltd | Programming and erasing methods of non-volatile memory having nitride tunneling layer |
| US8878511B2 (en) * | 2010-02-04 | 2014-11-04 | Semiconductor Components Industries, Llc | Current-mode programmable reference circuits and methods therefor |
| US8188785B2 (en) | 2010-02-04 | 2012-05-29 | Semiconductor Components Industries, Llc | Mixed-mode circuits and methods of producing a reference current and a reference voltage |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3972059A (en) * | 1973-12-28 | 1976-07-27 | International Business Machines Corporation | Dielectric diode, fabrication thereof, and charge store memory therewith |
| US4185319A (en) * | 1978-10-04 | 1980-01-22 | Rca Corp. | Non-volatile memory device |
| JPS5619589A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Amplifier circuit of internal signal |
| US4616245A (en) * | 1984-10-29 | 1986-10-07 | Ncr Corporation | Direct-write silicon nitride EEPROM cell |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| US5253196A (en) * | 1991-01-09 | 1993-10-12 | The United States Of America As Represented By The Secretary Of The Navy | MOS analog memory with injection capacitors |
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
| US5138576A (en) * | 1991-11-06 | 1992-08-11 | Altera Corporation | Method and apparatus for erasing an array of electrically erasable EPROM cells |
-
1993
- 1993-04-22 EP EP93830172A patent/EP0621603B1/en not_active Expired - Lifetime
- 1993-04-22 DE DE69323484T patent/DE69323484T2/de not_active Expired - Fee Related
-
1994
- 1994-04-21 JP JP8326294A patent/JPH07122081A/ja active Pending
- 1994-04-21 US US08/231,071 patent/US5493141A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002056316A1 (fr) * | 2001-01-12 | 2002-07-18 | Hitachi, Ltd. | Memoire remanente a semi-conducteur |
| US6934189B2 (en) | 2001-11-08 | 2005-08-23 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory device and method of writing data therein |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0621603B1 (en) | 1999-02-10 |
| DE69323484T2 (de) | 1999-08-26 |
| DE69323484D1 (de) | 1999-03-25 |
| EP0621603A1 (en) | 1994-10-26 |
| US5493141A (en) | 1996-02-20 |
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