JPH07121471A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリと入出力装置との間でデータをバース
ト転送するデータ転送装置において、転送データの先端
と末尾がバースト境界になっておらず、無効データが生
じるときでも、さらに、データをアドレスの降順に転送
する場合でも、初回や最終回のバーストサイクルで特別
な制御を行う必要をなくすこと。 【構成】 データ転送制御手段１０は、アドレス記憶手
段１１中の転送アドレス及びバイトカウント記憶手段１
４中の転送バイト数に基づいて、順次バースト単位のデ
ータをメモリ３からデータ再配列手段１８に転送する。
データ再配列手段１８では、データをアドレスの昇順に
転送するか降順に転送するかに応じて、転送データをバ
ースト単位毎に再配列する。そして、無効データ制御手
段１９では、第１及び第２のバイト数算出手段１６，１
７からの無効データバイト数に基づいて、転送データの
先頭と末尾にある無効データの出力を抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリと入出力装置と
の間でデータをバースト転送するデータ転送装置に関す
るものである。

【０００２】

【従来の技術】データをバースト転送するのに、転送デ
ータの先頭や末尾がバースト境界になっていない場合、
初回と最終回のバーストサイクルでは、フェッチデータ
の中に無効データが生じる。そのため、従来のデータ転
送装置では、無効データの転送を行わないように、初回
と最終回のバーストサイクルを、通常のバーストサイク
ルとは異なった方式で制御するようにしていた。

【０００３】図７は、従来のデータ転送装置の概要を示
すブロック図である。図７において、１はデータ転送装
置、１０はデータ転送制御手段、１１はアドレス記憶手
段、１３はフェッチアドレス算出手段、１４はバイトカ
ウント記憶手段、２はＣＰＵ（中央処理装置）、３はメ
モリ、４は入出力装置である。

【０００４】データ転送装置１は、メモリ３と入出力装
置４との間のデータ転送を行う。その内、アドレス記憶
手段１１は、転送データのアドレスを記憶する。また、
バイトカウント記憶手段１４は、転送データの残りサイ
ズをバイト数で記憶する。そしてまた、フェッチアドレ
ス算出手段１３は、アドレス記憶手段１１に記憶された
値に基づいて、初回のフェッチアドレスを算出する。デ
ータ転送制御手段１０は、フェッチアドレス算出手段１
３の算出値及びアドレス記憶手段１１とバイトカウント
記憶手段１４の値に基づいてデータ転送を行う。

【０００５】次に、従来のデータ転送装置の動作を説明
する。 （アドレスの昇順に転送する場合）図８は、データを１
ワード４バイトで４ワード単位のバースト転送をする場
合を説明するための図であり、その内、図８（イ）は、
アドレスの昇順に転送する場合のデータ例を示す図であ
り、図８（ロ）は、図８（イ）のデータをアドレスの昇
順に転送する場合の処理を説明するための図である。図
８（イ）中の“１０００ｈ”，“１０１０ｈ”，・・・
は、データが格納されているメモリ３のアドレスを１６
進で示したものであり、０，１，２，・・・は、データ
をワード単位で区切り、番号を付けたものである。い
ま、アドレス１００４ｈから３２バイトのデータを転送
しようとすると、斜線を付けたデータ１〜８が有効デー
タとなる。しかし、４ワード単位のバースト転送をする
場合、データは、データ０〜３，データ４〜７，データ
８〜１１というようにアドレス１０００ｈ，１０１０
ｈ，１０２０ｈのバースト境界毎にフェッチされる。そ
の時、本来転送すべき有効データはデータ１〜８であ
り、データ０，９〜１１は無効データとなる。

【０００６】そこで、従来のデータ転送装置では、無効
データの転送を行わないように、次のようにしてデータ
の転送を制御していた。まず、アドレス記憶手段１１に
転送データの先頭アドレス（例えば、１００４ｈ）を記
憶させ、バイトカウント記憶手段１４に転送データのバ
イト数（例えば、３２）を記憶させる。続いて、フェッ
チアドレス算出手段１３により初回のフェッチアドレス
を算出する。その算出は、転送データの先頭アドレスの
下位４ビットをマスクすることによって行う。例えば、
転送データの先頭アドレスが１００４ｈのとき、初回の
フェッチアドレスは、その下位４ビットに対応する
“４”を“０”にして、１０００ｈとなる。

【０００７】データ転送制御手段１０は、初回のバース
トサイクルでは、アドレス１０００ｈから１６バイトの
データをフェッチするが、入出力装置４への転送は、有
効データと無効データとを別々に処理できるようにする
ため、処理を１ワード単位で行う。そして、アドレスが
１０００ｈから１００３ｈまでのデータ０は、無効デー
タであるため、入出力装置４に転送せず、有効データ１
〜３のみを転送するように制御する。中間のバーストサ
イクルでは、アドレス１０１０ｈから１６バイトのデー
タをフェッチするが、全て有効データであるので、フェ
ッチした１６バイトのデータを一括して入出力装置４に
転送するように制御する。そして、最終回のバーストサ
イクルでは、アドレス１０２０ｈから１６バイトのデー
タをフェッチするが、有効データのみを転送するよう
に、転送を１ワード単位で行い、３２バイトのデータ転
送が完了し、残バイトカウントが０になったとき転送を
終了するように制御する。

【０００８】（アドレスの降順に転送する場合）メモリ
のデータをアドレス降順に転送する処理は、例えば、両
面印刷をするプリンタにおいて、用紙の裏面に印刷する
データを転送する際に必要になる。図８（ハ）は、アド
レスの降順に転送する場合のデータ例を示す図であり、
図８（ニ）は、図８（ハ）のデータをアドレスの降順に
転送する場合の処理を説明するための図である。いま、
アドレス１００４ｈから３２バイトのデータをアドレス
の降順に転送しようとすると、斜線を付けたデータ０，
４〜７，９〜１１が有効データとなる。しかし、４ワー
ド単位のバースト転送をする場合、データは、データ０
〜３，データ４〜７，データ８〜１１というようにアド
レス１０２０ｈ，１０１０ｈ，１０００ｈのバースト境
界毎にフェッチされる。その時、本来転送すべき有効デ
ータは、データ０，４〜７，９〜１１であり、データ１
〜３，８は無効データとなる。

【０００９】そこで、まず、アドレス記憶手段１１に最
初の転送データのアドレス（例えば、１０２０ｈ）を記
憶させ、バイトカウント記憶手段１４に転送データのバ
イト数（例えば、３２）を記憶させる。続いて、フェッ
チアドレス算出手段１３により初回のフェッチアドレス
を算出する。その算出は、最初の転送データのアドレス
の下位４ビットをマスクすることによって行う。図８
（ハ）の例では、最初の転送データのアドレス１０２０
ｈの下位４ビットは“０”であるので、アドレス１０２
０ｈがそのまま初回のフェッチアドレスとなる。

【００１０】データ転送制御手段１０は、初回のバース
トサイクルでは、アドレス１０２０ｈから１０２Ｆｈま
での１６バイトのデータをフェッチするが、入出力装置
４への転送は、有効データと無効データとを別々に処理
できるようにするため、処理を１ワード単位で行う。そ
して、アドレス１０２０ｈから１０２３ｈまでのデータ
０は、有効データであるので入出力装置４に転送する。
しかし、その後の、アドレス１０２４ｈから１０２Ｆｈ
までのデータ１〜３は、無効データであるので入出力装
置４に転送しないように制御する。中間のバーストサイ
クルでは、アドレス１０１０ｈから１６バイトのデータ
４〜７をフェッチするが、全て有効データであるので、
フェッチした１６バイトのデータを一括して入出力装置
４に転送するように制御する。そして、最終回のバース
トサイクルでは、アドレス１０００ｈから１６バイトの
データ８〜１１をフェッチするが、入出力装置４への転
送は、有効データと無効データとを別々に処理できるよ
うにするため、処理を１ワード単位で行う。そして、ア
ドレスが１０００ｈから１００３ｈまでのデータ８は、
無効データであるため入出力装置４に転送せず、アドレ
ス１００４ｈから１００Ｆｈまでの有効データ９〜１１
のみを転送するように制御する。

【００１１】なお、このようなデータ転送装置に関連す
る従来の文献としては、例えば、特公平４−７６１５０
号公報，特開平４−２１８８５３号公報等がある。

【００１２】

【発明が解決しようとする課題】しかしながら、前記し
た従来の技術には、初回，最終回のバーストサイクルと
中間のバーストサイクルとで、データ転送の制御方式を
切り換える必要があるため、制御が複雑になるという問
題点があった。そして、制御の複雑さは、アドレスの降
順に転送する場合、より一層顕著になる。本発明は、そ
のような問題点を解決することを課題とするものであ
る。

【００１３】

【課題を解決するための手段】前記課題を解決するた
め、本発明では、メモリと入出力装置との間でデータを
バースト転送するデータ転送装置において、メモリから
データ再配列手段へアドレス昇順、または、アドレス降
順に、所定ワード数を単位としてデータのバースト転送
を行うデータ転送制御手段と、バースト転送されたデー
タを入力し、アドレス昇順の転送のときは、入力された
ときと同じワード順で出力し、アドレス降順の転送のと
きは、バースト単位毎に、入力されたときとは逆のワー
ド順で出力するデータ再配列手段と、前記データ再配列
手段から出力されたデータをワード単位で処理し、有効
データは入出力装置へ出力するが、無効データは入出力
装置へ出力しないように制御する無効データ制御手段と
を具えることとした。

【００１４】

【作 用】データ転送制御手段では、アドレス昇順、
または、アドレス降順にメモリからデータ再配列手段
に、所定ワード数を単位として順次データのバースト転
送を行う。データ再配列手段では、データ転送制御手段
によりメモリからバースト転送されたデータを入力し、
アドレス昇順の転送のときは、入力されたときと同じワ
ード順で出力し、アドレス降順の転送のときは、バース
ト単位毎に、入力されたときとは逆のワード順で出力す
る。無効データ制御手段では、前記データ再配列手段か
ら出力されたデータをワード単位で処理し、有効データ
は入出力装置へ出力するが、無効データは入出力装置へ
出力しないように制御を行う。そのため、データ転送制
御手段は、転送データの先頭や末尾がバースト境界にな
っていないときでも、初回，最終回のバーストサイクル
と中間のバーストサイクルとで、データの転送方式を切
り換える必要はなく、制御が複雑にならない。また、デ
ータをアドレスの降順に転送する場合でも、データ再配
列手段のデータ出力順序を変えるだけで容易に対応でき
る。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。符号は、図７のものに対応し、１２はアドレ
ス変更手段、１５はバイトカウント変更手段、１６は第
１のバイト数算出手段、１７は第２のバイト数算出手
段、１８はデータ再配列手段、１９は無効データ制御手
段である。

【００１６】最初、アドレス記憶手段１１とバイトカウ
ント記憶手段１４には、それぞれ、転送データの先頭ア
ドレスとバイト数とが記憶される。そして、フェッチア
ドレス算出手段１３で、アドレス記憶手段１１の先頭ア
ドレスに基づいて、初回のフェッチアドレスを算出し、
アドレス変更手段１２で、アドレス記憶手段１１の値を
フェッチアドレス算出手段１３で算出したフェッチアド
レスに変更する。一方、第１のバイト数算出手段１６
は、アドレス記憶手段１１に最初に記憶された先頭アド
レスの下位４ビットの表すバイト数を、初回のフェッチ
データの内の無効データのバイト数として算出する。第
２のバイト数算出手段１７は、アドレス記憶手段１１に
記憶された先頭アドレスとバイトカウント記憶手段１４
のバイト数とを足した値の下位４ビットを、バースト転
送の単位バイト数（例えば、１６）から減じたバイト数
を、最終回のフェッチデータの内の無効データのバイト
数として算出する。バイトカウント変更手段１５は、前
記バイトカウント記憶手段１４の値を、前記第１及び第
２のバイト数算出手段１６，１７により算出されたバイ
ト数を加算した値に変更する。

【００１７】データ再配列手段１８は、データをアドレ
ス昇順に転送する場合は、単にＦＩＦＯ(First In Firs
t Out)形式でデータを記憶し出力するが、データをアド
レス降順に転送する場合は、転送データをバースト単位
毎に、ＦＩＦＯに記憶し、それを逆の順序で出力させる
ことによりデータの再配列を行う。図２は、データ再配
列手段の概要を示すブロック図である。符号は、図１の
ものに対応し、１８−１はＦＩＦＯ制御手段、１８−２
はＦＩＦＯ入力手段、１８−３〜１８−６は第１〜第４
ＦＩＦＯ、１８−７はＦＩＦＯ出力手段である。

【００１８】ＦＩＦＯ制御手段１８−１は、データ転送
制御手段１０からの、アドレスの昇順のデータ転送であ
るか、降順のデータ転送であるかの通知に応じて、ＦＩ
ＦＯ入力手段１８−２及びＦＩＦＯ出力手段１８−７を
制御する。ＦＩＦＯ入力手段１８−２は、各バーストサ
イクルの転送データを１ワードずつに分けて、第１ＦＩ
ＦＯ１８−３〜第４ＦＩＦＯ１８−６に記憶させる。Ｆ
ＩＦＯ出力手段１８−７は、第１ＦＩＦＯ１８−３〜第
４ＦＩＦＯ１８−６から順次データを出力させる。その
際、データをアドレス昇順に転送する場合と、降順に転
送する場合とで出力順を変化させる。

【００１９】無効データ制御手段１９は、データ再配列
手段１８から入力されるデータの内、先頭の前記第１の
バイト数算出手段１６で算出したバイト数分のデータと
末尾の前記第２のバイト数算出手段１７で算出したバイ
ト数分のデータの入出力を抑制する。図３は、無効デー
タ制御手段の概要を示すブロック図である。符号は、図
１のものに対応し、１９−１はデータサイズ記憶手段、
１９−２は出力制御手段、１９−３はダウンカウンタで
ある。データサイズ記憶手段１９−１には、転送データ
のサイズをバイト数で記憶しておく。出力制御手段１９
−２は、第１のバイト数算出手段１６の算出値，データ
サイズ記憶手段１９−１の値及び第２のバイト数算出手
段１７の算出値を順次ダウンカウンタ１９−３にセット
し、それらの値に基づいて、先頭と末尾の無効データの
出力を抑制し、中間部の有効データのみを入出力装置４
に出力するように制御する。

【００２０】次に、本発明の動作を説明する。 （アドレス昇順にデータ転送する場合）図４は、本発明
においてアドレス昇順にデータ転送する場合のデータ転
送制御手段における処理手順を示すフローチャートであ
る。なお、この処理に入る前に、アドレス記憶手段１１
に転送データの先頭アドレスを格納し、バイトカウント
記憶手段１４に転送データのバイト数を格納しておく。

【００２１】ステップ１…フェッチアドレス算出手段１
３により、アドレス記憶手段１１から転送データの先頭
アドレスを取り出し、その下位４ビットをマスクするこ
とによって算出した初回のバーストサイクルのフェッチ
アドレスfaddr を、転送アドレスaddrの初期値としてア
ドレス記憶手段１１に記憶させる。また、バイトカウン
ト変更手段１５は、バイトカウント記憶手段１４のカウ
ント値bcntを、前記第１及び第２のバイト数算出手段１
６，１７により算出されたバイト数b1,b2 、すなわち、
転送データのバイト数に初回と最終回のバーストデータ
に含まれる無効データのバイト数を加算した値に変更し
て記憶させる。 ステップ２…バイトカウント記憶手段１４のカウント値
bcntが０になったか否かを判別する。 ステップ３…０になっていなければ、メモリ３のアドレ
スaddrから１６バイト分のデータをフェッチする。 ステップ４…フェッチしたデータを１６バイト分、デー
タ再配列手段１８に転送する。 ステップ５…次のフェッチアドレスを得るため、アドレ
ス記憶手段１１の転送アドレスaddrに１６を加え、ま
た、残りデータのバイト数を得るため、バイトカウント
記憶手段１４のカウント値bcntから１６を差し引く。

【００２２】次に、アドレス昇順にデータ転送する場合
のデータ再配列手段１８の動作を説明する。ＦＩＦＯ制
御手段１８−１は、データ転送制御手段１０により、ア
ドレスの昇順のデータ転送を通知されると、ＦＩＦＯ入
力手段１８−２を制御し、各バーストサイクルの転送デ
ータを１ワードずつに分けて、第１ＦＩＦＯ１８−３〜
第４ＦＩＦＯ１８−６に記憶させる。例えば、４ワード
のバースト転送をする場合は、１バーストサイクルの１
番目のワードから４番目のワードまでをそれぞれ第１Ｆ
ＩＦＯ１８−３〜第４ＦＩＦＯ１８−６に記憶させる。
また、ＦＩＦＯ出力手段１８−７を制御して、ＦＩＦＯ
入力手段１８−２が、各ＦＩＦＯにデータを記憶させた
順と同じ順にＦＩＦＯから出力させる。すなわち、ＦＩ
ＦＯ入力手段１８−２が、第１ＦＩＦＯ１８−３，第２
ＦＩＦＯ１８−４，第３ＦＩＦＯ１８−５，第４ＦＩＦ
Ｏ１８−６の順に１ワードずつデータを記憶させた場
合、ＦＩＦＯ出力手段１８−７は、第１ＦＩＦＯ１８−
３，第２ＦＩＦＯ１８−４，第３ＦＩＦＯ１８−５，第
４ＦＩＦＯ１８−６の順に４バイトずつのデータを出力
させる。

【００２３】次に、アドレス昇順にデータ転送する場合
の無効データ制御手段１９の動作を説明する。無効デー
タ制御手段１９では、図４の処理と同時並行的に次の処
理を行う。図５は、本発明の無効データ制御手段におけ
る処理手順を示すフローチャートである。 ステップ１…ダウンカウンタ１９−３にカウント値cnt
として、第１のバイト数算出手段１６により算出された
バイト数b1をセットする。 ステップ２…カウント値cnt が０になったか否かを判別
する。 ステップ３…０になっていなければ、４バイト分のデー
タの出力を抑制する。 ステップ４…カウント値cnt から４を差し引く。

【００２４】ステップ５…ステップ２で０になったと
き、ダウンカウンタ１９−３にカウント値cnt として、
図４の処理におけるバイトカウント記憶手段１４のカウ
ント値bcntをセットする。 ステップ６…カウント値cnt が０になったか否かを判別
する。ステップ７…０になっていなければ、入出力装置
４にデータを４バイト分出力する。 ステップ８…カウント値cnt から４を差し引く。

【００２５】ステップ９…ステップ６で０になったと
き、ダウンカウンタ１９−３にカウント値cnt として、
第２のバイト数算出手段１７により算出されたバイト数
b2をセットする。 ステップ１０…カウント値cnt が０になったか否かを判
別する。 ステップ１１…０になっていなければ、４バイト分のデ
ータの出力を抑制する。 ステップ１２…カウント値cnt から４を差し引く。

【００２６】なお、上記ステップ６でカウント値cnt が
０になった時点で、有効データの出力は完了しているは
ずである。それにもかかわらず、上記ステップ９〜１２
の処理を行うのは、ステップ６でカウント値cnt が０に
なった時点では、まだ、データ再配列手段１８の第１Ｆ
ＩＦＯ１８−３〜第４ＦＩＦＯ１８−６に転送データ末
尾の無効データが残っており、それを排出させる必要が
あるためである。

【００２７】データ再配列手段１８と無効データ制御手
段１９での処理を図８（イ）の例に当てはめて説明する
と、データ再配列手段１８には、データ０，同１，同
２，・・・，同１１の順でデータが入力され、出力順も
それと同じ順になる。それを受けた無効データ制御手段
１９では、第１のバイト数算出手段１６で算出した転送
データ先頭の４バイトのデータと、第２のバイト数算出
手段１７で算出した末尾の１２バイトのデータの出力を
抑制し、それ以外の中間のデータを入出力装置４に出力
する。すなわち、入出力装置４へは、有効データである
データ１，同２，・・・，同８を順次出力する。

【００２８】（アドレス降順にデータ転送する場合）次
に、アドレス降順にデータ転送する場合のデータ転送制
御手段１０の動作を説明する。図６は、本発明において
アドレス降順にデータ転送する場合のデータ転送制御手
段における処理手順を示すフローチャートである。ステ
ップ１〜ステップ４は、図４のものと同様である。ステ
ップ５では、図４のものでは、アドレス記憶手段１１の
転送アドレスaddrに１６を加えたのに対して、この場合
は、アドレス記憶手段１１の転送アドレスaddrから１６
を差し引く点で相違している。すなわち、転送アドレス
addrから１６を差し引いていくことにより、フェッチア
ドレスをアドレス降順に移動させるようにしている。

【００２９】次に、アドレス降順にデータ転送する場合
のデータ再配列手段１８の動作を説明する。ＦＩＦＯ制
御手段１８−１は、データ転送制御手段１０により、ア
ドレスの降順のデータ転送を通知されると、アドレス昇
順の場合と同様に、ＦＩＦＯ入力手段１８−２を制御
し、各バーストサイクルの転送データを１ワードずつに
分けて、第１ＦＩＦＯ１８−３〜第４ＦＩＦＯ１８−６
に記憶させる。そして、ＦＩＦＯ出力手段１８−７を制
御して、ＦＩＦＯ入力手段１８−２が、各ＦＩＦＯにデ
ータを記憶させた順と逆の順にＦＩＦＯから出力させ
る。すなわち、ＦＩＦＯ入力手段１８−２が、第１ＦＩ
ＦＯ１８−３，第２ＦＩＦＯ１８−４，第３ＦＩＦＯ１
８−５，第４ＦＩＦＯ１８−６の順に１ワードずつデー
タを記憶させた場合、ＦＩＦＯ出力手段１８−７は、第
４ＦＩＦＯ１８−６，第３ＦＩＦＯ１８−５，第２ＦＩ
ＦＯ１８−４，第１ＦＩＦＯ１８−３の順に１ワードず
つのデータを出力させる。

【００３０】これを図８（ロ）の例に当てはめると、デ
ータ再配列手段１８の入力順がデータ０，同１，同２，
同３，・・・，同１１であるのに対して、出力順はデー
タ３，同２，同１，同０，同７，同６，同５，同４，同
１１，同１０，同９，同８となる。

【００３１】次に、アドレス降順にデータ転送する場合
の無効データ制御手段１９の動作であるが、この場合の
無効データ制御手段１９の動作は、アドレス昇順にデー
タ転送する場合と同様である。したがって、図８（ロ）
の例に当てはめると、データ再配列手段１８から出力さ
れたデータの内、第１のバイト数算出手段１６で算出し
た先頭の１２バイトのデータと、第２のバイト数算出手
段１７で算出した末尾の４バイトのデータの出力を抑制
し、それ以外の中間のデータを入出力装置４に出力す
る。すなわち、入出力装置４へは、有効データであるデ
ータ０，同７，同６，同５，同４，同１１，同１０，同
９を順次出力する。

【００３２】

【発明の効果】以上述べた如く、本発明のデータ転送装
置によれば、データ転送制御手段は、転送データがバー
スト境界になっていないときでも、初回，最終回のバー
ストサイクルと中間のバーストサイクルとで、データの
転送方式を切り換える必要はなく、制御が複雑にならな
い。また、データをアドレスの降順に転送する場合で
も、データ再配列手段のデータ出力順序を変えるだけで
容易に対応できる。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すブロック図

【図２】 データ再配列手段の概要示すブロック図

【図３】 無効データ制御手段の概要示すブロック図

【図４】 本発明においてアドレス昇順にデータ転送す
る場合のデータ転送制御手段における処理手順を示すフ
ローチャート

【図５】 本発明の無効データ制御手段における処理手
順を示すフローチャート

【図６】 本発明においてアドレス降順にデータ転送す
る場合のデータ転送制御手段における処理手順を示すフ
ローチャート

【図７】 従来のデータ転送装置の概要を示すブロック
図

【図８】 データを１ワード４バイトで４ワード単位の
バースト転送をする場合を説明するための図

【符号の説明】

１…データ転送装置、２…ＣＰＵ、３…メモリ、４…入
出力装置、１０…データ転送制御手段、１１…アドレス
記憶手段、１２…アドレス変更手段、１３…フェッチア
ドレス算出手段、１４…バイトカウント記憶手段、１５
…バイトカウント変更手段、１６…第１のバイト数算出
手段、１７…第２のバイト数算出手段、１８…データ再
配列手段、１８−１…ＦＩＦＯ制御手段、１８−２…Ｆ
ＩＦＯ入力手段、１８−３…第１ＦＩＦＯ、１８−４…
第２ＦＩＦＯ、１８−５…第３ＦＩＦＯ、１８−６…第
４ＦＩＦＯ、１８−７…ＦＩＦＯ出力手段、１９…無効
データ制御手段、１９−１…データサイズ記憶手段、１
９−２…出力制御手段、１９−３…ダウンカウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリと入出力装置との間でデータをバ
   ースト転送するデータ転送装置において、メモリからデ
   ータ再配列手段へアドレス昇順、または、アドレス降順
   に、所定ワード数を単位としてデータのバースト転送を
   行うデータ転送制御手段と、バースト転送されたデータ
   を入力し、アドレス昇順の転送のときは、入力されたと
   きと同じワード順で出力し、アドレス降順の転送のとき
   は、バースト単位毎に、入力されたときとは逆のワード
   順で出力するデータ再配列手段と、前記データ再配列手
   段から出力されたデータをワード単位で処理し、有効デ
   ータは入出力装置へ出力するが、無効データは入出力装
   置へ出力しないように制御する無効データ制御手段とを
   具えたことを特徴とするデータ転送装置。