JP2002141809A - Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 - Google Patents
Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03—ELECTRONIC CIRCUITRY
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- H03M13/65—Purpose and implementation aspects
- H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
- H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
Abstract
(57)【要約】
【課題】 本発明の課題は、ＣＲＣ符号演算回路の使用
個数を抑えて、可変長データとして連続入力される２n
バイトパラレルデータからＣＲＣ符号を演算するＣＲＣ
符号演算回路、及びＣＲＣ符号演算方法を提供すること
である。 【解決手段】 可変長データとして入力され、最終段に
余り部分を有するパラレルデータからＣＲＣ符号を演算
するＣＲＣ符号演算回路１は、パラレルデータの最終段
以外から、ＣＲＣ符号をパラレルで演算する１６バイト
パラレルＣＲＣ符号演算回路２と、演算されたＣＲＣ符
号から、所定のバイト数分のＣＲＣ符号を選択するＳＥ
Ｌ２ｂと、パラレルデータの最終段から、所定のバイト
数分のパラレルデータを選択する１５バイトデータセレ
クト回路７と、選択されたＣＲＣ符号とパラレルデータ
からＣＲＣ符号を演算する８バイトパラレルＣＲＣ符号
演算回路３、を備えて構成される。
個数を抑えて、可変長データとして連続入力される２n
バイトパラレルデータからＣＲＣ符号を演算するＣＲＣ
符号演算回路、及びＣＲＣ符号演算方法を提供すること
である。 【解決手段】 可変長データとして入力され、最終段に
余り部分を有するパラレルデータからＣＲＣ符号を演算
するＣＲＣ符号演算回路１は、パラレルデータの最終段
以外から、ＣＲＣ符号をパラレルで演算する１６バイト
パラレルＣＲＣ符号演算回路２と、演算されたＣＲＣ符
号から、所定のバイト数分のＣＲＣ符号を選択するＳＥ
Ｌ２ｂと、パラレルデータの最終段から、所定のバイト
数分のパラレルデータを選択する１５バイトデータセレ
クト回路７と、選択されたＣＲＣ符号とパラレルデータ
からＣＲＣ符号を演算する８バイトパラレルＣＲＣ符号
演算回路３、を備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、可変長データとし
て入力され、最終段に余り部分を有するパラレルデータ
からＣＲＣ符号を演算するＣＲＣ符号演算回路、及びＣ
ＲＣ符号演算方法に関する。
て入力され、最終段に余り部分を有するパラレルデータ
からＣＲＣ符号を演算するＣＲＣ符号演算回路、及びＣ
ＲＣ符号演算方法に関する。
【０００２】
【従来の技術】従来より、デジタル通信において高性能
の誤り検出能力を有するＣＲＣ（Cyclic Redundancy Ch
eck：巡回冗長検査）が用いられている。ここで、ＣＲ
Ｃとは、データ受信側のＣＲＣ符号演算回路において演
算されたＣＲＣ符号と、データ送信側で演算されたＣＲ
Ｃ符号を比較することにより、データの誤りを検出する
エラー検査方法である。
の誤り検出能力を有するＣＲＣ（Cyclic Redundancy Ch
eck：巡回冗長検査）が用いられている。ここで、ＣＲ
Ｃとは、データ受信側のＣＲＣ符号演算回路において演
算されたＣＲＣ符号と、データ送信側で演算されたＣＲ
Ｃ符号を比較することにより、データの誤りを検出する
エラー検査方法である。
【０００３】近年、例えば、ＰＯＳ（PPP Over SONET/S
DH）の様に、低速の可変長データ（ＰＰＰフレーム）を
高速データフレーム（SONET/SDHフレーム）上に載せて
エンド−エンド間の通信を行う高速可変長データ通信が
広く利用されている。入力されるｎバイトパラレルデー
タからＣＲＣ符号を演算するＣＲＣ符号演算回路は、こ
の様な高速可変長データ通信におけるデータの誤り検出
手段として導入されつつある。
DH）の様に、低速の可変長データ（ＰＰＰフレーム）を
高速データフレーム（SONET/SDHフレーム）上に載せて
エンド−エンド間の通信を行う高速可変長データ通信が
広く利用されている。入力されるｎバイトパラレルデー
タからＣＲＣ符号を演算するＣＲＣ符号演算回路は、こ
の様な高速可変長データ通信におけるデータの誤り検出
手段として導入されつつある。
【０００４】以下、図を参照して、従来のＣＲＣ符号演
算回路について説明する。図３は、従来のＣＲＣ符号演
算回路２１の回路構成図である。図３に示す様に、ＣＲ
Ｃ符号演算回路２１は、１６バイトパラレルＣＲＣ符号
演算回路２２と、１〜１５バイトパラレルＣＲＣ符号演
算回路２３〜３７と、ＳＥＬ３８より概略構成されてい
る。
算回路について説明する。図３は、従来のＣＲＣ符号演
算回路２１の回路構成図である。図３に示す様に、ＣＲ
Ｃ符号演算回路２１は、１６バイトパラレルＣＲＣ符号
演算回路２２と、１〜１５バイトパラレルＣＲＣ符号演
算回路２３〜３７と、ＳＥＬ３８より概略構成されてい
る。
【０００５】外部回路から入力された１６バイトパラレ
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、そのバイト数に対応する１〜１５
の何れかのバイトパラレルＣＲＣ符号演算回路で、上記
ＣＲＣ符号により演算され、ＳＥＬ３８へ入力される。
そして、ＳＥＬ３８は、入力された複数のＣＲＣ符号か
ら所望のＣＲＣ符号を選択し、最終的な演算結果として
出力する。
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、そのバイト数に対応する１〜１５
の何れかのバイトパラレルＣＲＣ符号演算回路で、上記
ＣＲＣ符号により演算され、ＳＥＬ３８へ入力される。
そして、ＳＥＬ３８は、入力された複数のＣＲＣ符号か
ら所望のＣＲＣ符号を選択し、最終的な演算結果として
出力する。
【０００６】また、図４は、従来のＣＲＣ符号演算回路
４１の回路構成図である。図４に示す様に、ＣＲＣ符号
演算回路４１は、１６バイトパラレルＣＲＣ符号演算回
路４２と、バイトシリアル変換回路４３と、１バイトパ
ラレルＣＲＣ符号演算回路４４と、ＳＥＬ４５より概略
構成されている。
４１の回路構成図である。図４に示す様に、ＣＲＣ符号
演算回路４１は、１６バイトパラレルＣＲＣ符号演算回
路４２と、バイトシリアル変換回路４３と、１バイトパ
ラレルＣＲＣ符号演算回路４４と、ＳＥＬ４５より概略
構成されている。
【０００７】外部回路から入力された１６バイトパラレ
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、バイトシリアル変換回路４３でバ
イトシリアルデータに変換される。変換されたバイトシ
リアルデータは、１バイトシリアルＣＲＣ符号演算回路
４４で、上記ＣＲＣ符号により演算され、ＳＥＬ４５へ
入力される。そして、ＳＥＬ４５は、入力された複数の
ＣＲＣ符号から所望のＣＲＣ符号を選択し、最終的な演
算結果として出力する。
ルデータの内、最終段以外のパラレルデータは、１６バ
イトパラレルＣＲＣ符号演算回路２２で演算され、ＣＲ
Ｃ符号が演算途中結果として出力される。一方、最終段
のパラレルデータは、バイトシリアル変換回路４３でバ
イトシリアルデータに変換される。変換されたバイトシ
リアルデータは、１バイトシリアルＣＲＣ符号演算回路
４４で、上記ＣＲＣ符号により演算され、ＳＥＬ４５へ
入力される。そして、ＳＥＬ４５は、入力された複数の
ＣＲＣ符号から所望のＣＲＣ符号を選択し、最終的な演
算結果として出力する。
【０００８】
【発明が解決しようとする課題】上記従来のＣＲＣ符号
演算回路２１，４１は、１６バイト未満のデータ処理の
改善策として有用であったが、以下の様な問題点があっ
た。まず、ＣＲＣ符号演算回路２１では、例えば、可変
長データが１６バイトパラレルデータの場合、最終段の
バイト数によっては実際に使用されない符号演算回路を
含めて、計１６個のバイトパラレルＣＲＣ符号演算回路
が必要になる。このため、入力される２nバイトパラレ
ルデータのバイト数の増加に伴って、バイトシリアルＣ
ＲＣ符号演算回路が２n−１個分必要になり、回路規模
が増大すると共に、製造コストも上がる。
演算回路２１，４１は、１６バイト未満のデータ処理の
改善策として有用であったが、以下の様な問題点があっ
た。まず、ＣＲＣ符号演算回路２１では、例えば、可変
長データが１６バイトパラレルデータの場合、最終段の
バイト数によっては実際に使用されない符号演算回路を
含めて、計１６個のバイトパラレルＣＲＣ符号演算回路
が必要になる。このため、入力される２nバイトパラレ
ルデータのバイト数の増加に伴って、バイトシリアルＣ
ＲＣ符号演算回路が２n−１個分必要になり、回路規模
が増大すると共に、製造コストも上がる。
【０００９】また、ＣＲＣ符号演算回路４１では、１つ
のバイトシリアルＣＲＣ符号演算回路でＣＲＣ符号の演
算を実現可能である反面、バイトパラレルデータをバイ
トシリアルデータに変換する際に、最大で２n−１回
分、１バイトシリアルＣＲＣ符号演算回路を使用するこ
とになる。このため、入力される２nバイトパラレルデ
ータのｎが２以上の場合には、連続する可変長データを
処理することはできなかった。
のバイトシリアルＣＲＣ符号演算回路でＣＲＣ符号の演
算を実現可能である反面、バイトパラレルデータをバイ
トシリアルデータに変換する際に、最大で２n−１回
分、１バイトシリアルＣＲＣ符号演算回路を使用するこ
とになる。このため、入力される２nバイトパラレルデ
ータのｎが２以上の場合には、連続する可変長データを
処理することはできなかった。
【００１０】本発明の課題は、ＣＲＣ符号演算回路の使
用個数を抑えて、可変長データとして連続入力される２
nバイトパラレルデータからＣＲＣ符号を演算するＣＲ
Ｃ符号演算回路、及びＣＲＣ符号演算方法を提供するこ
とである。
用個数を抑えて、可変長データとして連続入力される２
nバイトパラレルデータからＣＲＣ符号を演算するＣＲ
Ｃ符号演算回路、及びＣＲＣ符号演算方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、可変長データとして入力さ
れ、最終段に余り部分を有するパラレルデータからＣＲ
Ｃ符号を演算するＣＲＣ符号演算回路（例えば、図１の
ＣＲＣ符号演算回路１）において、前記パラレルデータ
の最終段以外から、ＣＲＣ符号をパラレルで演算するパ
ラレル演算手段（例えば、図１の１６バイトパラレル演
算部２ａ）と、このパラレル演算手段により演算された
ＣＲＣ符号から、所定のバイト数分のＣＲＣ符号を選択
するＣＲＣ符号選択手段（例えば、図１のＳＥＬ２ｃ）
と、前記パラレルデータの最終段から、前記所定のバイ
ト数分のパラレルデータを選択するバイトデータ選択手
段（例えば、図１の１５バイトデータセレクト回路７）
と、前記ＣＲＣ符号選択手段により選択されたＣＲＣ符
号と、前記バイトデータ選択手段により選択されたパラ
レルデータと、からＣＲＣ符号を演算する演算手段（例
えば、図１の８バイトパラレルＣＲＣ符号演算回路３）
と、を備えることを特徴としている。
め、請求項１記載の発明は、可変長データとして入力さ
れ、最終段に余り部分を有するパラレルデータからＣＲ
Ｃ符号を演算するＣＲＣ符号演算回路（例えば、図１の
ＣＲＣ符号演算回路１）において、前記パラレルデータ
の最終段以外から、ＣＲＣ符号をパラレルで演算するパ
ラレル演算手段（例えば、図１の１６バイトパラレル演
算部２ａ）と、このパラレル演算手段により演算された
ＣＲＣ符号から、所定のバイト数分のＣＲＣ符号を選択
するＣＲＣ符号選択手段（例えば、図１のＳＥＬ２ｃ）
と、前記パラレルデータの最終段から、前記所定のバイ
ト数分のパラレルデータを選択するバイトデータ選択手
段（例えば、図１の１５バイトデータセレクト回路７）
と、前記ＣＲＣ符号選択手段により選択されたＣＲＣ符
号と、前記バイトデータ選択手段により選択されたパラ
レルデータと、からＣＲＣ符号を演算する演算手段（例
えば、図１の８バイトパラレルＣＲＣ符号演算回路３）
と、を備えることを特徴としている。
【００１２】また、請求項２記載の発明は、請求項１記
載のＣＲＣ符号演算回路において、前記パラレル演算手
段は、２nバイトパラレルデータ（例えば、図２の１６
バイトパラレルデータＤ）の最終段（例えば、図２の
）以外から、ＣＲＣ符号をパラレルで演算し、前記Ｃ
ＲＣ符号選択手段は、前記パラレル演算手段により演算
されたＣＲＣ符号から、２n-mの何れかのバイト（例え
ば、１，２，４，８バイト）数分のＣＲＣ符号を選択
し、前記バイトデータ選択手段は、前記２nバイトパラ
レルデータの最終段から、前記２n-mの何れかのバイト
数分のパラレルデータを選択することを特徴としてい
る。
載のＣＲＣ符号演算回路において、前記パラレル演算手
段は、２nバイトパラレルデータ（例えば、図２の１６
バイトパラレルデータＤ）の最終段（例えば、図２の
）以外から、ＣＲＣ符号をパラレルで演算し、前記Ｃ
ＲＣ符号選択手段は、前記パラレル演算手段により演算
されたＣＲＣ符号から、２n-mの何れかのバイト（例え
ば、１，２，４，８バイト）数分のＣＲＣ符号を選択
し、前記バイトデータ選択手段は、前記２nバイトパラ
レルデータの最終段から、前記２n-mの何れかのバイト
数分のパラレルデータを選択することを特徴としてい
る。
【００１３】また、請求項３記載の発明は、請求項２記
載のＣＲＣ符号演算回路において、前記パラレルデータ
の最終段から、余り部分を検出する余り部分検出手段
（例えば、図１の制御部１０）を更に備え、前記バイト
データ選択手段は、前記余り部分検出手段により検出さ
れた余り部分から、前記バイト数分のパラレルデータを
選択することを特徴としている。
載のＣＲＣ符号演算回路において、前記パラレルデータ
の最終段から、余り部分を検出する余り部分検出手段
（例えば、図１の制御部１０）を更に備え、前記バイト
データ選択手段は、前記余り部分検出手段により検出さ
れた余り部分から、前記バイト数分のパラレルデータを
選択することを特徴としている。
【００１４】従って、ＣＲＣ符号演算回路に対して、１
６バイトパラレルデータの様にフレーム長の長いパラレ
ルデータが連続して入力される場合でも、簡易な回路構
成でデータのＣＲＣ符号を演算できる。その結果、回路
規模の増大や製造コストの増加を抑えることができる。
６バイトパラレルデータの様にフレーム長の長いパラレ
ルデータが連続して入力される場合でも、簡易な回路構
成でデータのＣＲＣ符号を演算できる。その結果、回路
規模の増大や製造コストの増加を抑えることができる。
【００１５】
【発明の実施の形態】以下、図を参照して本発明に係る
ＣＲＣ符号演算回路１について説明する。なお、本実施
の形態では、説明を容易にするため、１６バイトパラレ
ルデータからのＣＲＣ符号演算について説明する。
ＣＲＣ符号演算回路１について説明する。なお、本実施
の形態では、説明を容易にするため、１６バイトパラレ
ルデータからのＣＲＣ符号演算について説明する。
【００１６】まず、構成を説明する。図１に示す様に、
ＣＲＣ符号演算回路１は、１６バイトパラレルＣＲＣ符
号演算回路２、８バイトパラレルＣＲＣ符号演算回路
３、４バイトパラレルＣＲＣ符号演算回路４、２バイト
パラレルＣＲＣ符号演算回路５、１バイトパラレルＣＲ
Ｃ符号演算回路６、１５バイトデータセレクト回路７、
７バイトデータセレクト回路８、３バイトデータセレク
ト回路９、制御部１０、及びラッチ１１より概略構成さ
れている。
ＣＲＣ符号演算回路１は、１６バイトパラレルＣＲＣ符
号演算回路２、８バイトパラレルＣＲＣ符号演算回路
３、４バイトパラレルＣＲＣ符号演算回路４、２バイト
パラレルＣＲＣ符号演算回路５、１バイトパラレルＣＲ
Ｃ符号演算回路６、１５バイトデータセレクト回路７、
７バイトデータセレクト回路８、３バイトデータセレク
ト回路９、制御部１０、及びラッチ１１より概略構成さ
れている。
【００１７】１６バイトパラレルＣＲＣ演算回路２は、
１６バイトパラレル演算部２ａ、ＳＥＬ２ｂ、ＳＥＬ２
ｃの各部より構成され、制御部１０から入力される制御
タイミング信号に基づいて、外部回路（図示略）から入
力される可変長の１６バイトパラレルデータが１６バイ
ト以上の場合、初期値を基に最終段以外のデータ（図２
の，参照）を１６バイトずつＣＲＣ符号演算し、演
算結果を８バイトパラレル演算回路３へ出力する。ま
た、入力される可変長データが１６バイト未満の場合
（最初から最終段のデータの場合）ＣＲＣ符号演算せず
初期値を８バイトパラレル演算回路３へ出力する回路で
ある。
１６バイトパラレル演算部２ａ、ＳＥＬ２ｂ、ＳＥＬ２
ｃの各部より構成され、制御部１０から入力される制御
タイミング信号に基づいて、外部回路（図示略）から入
力される可変長の１６バイトパラレルデータが１６バイ
ト以上の場合、初期値を基に最終段以外のデータ（図２
の，参照）を１６バイトずつＣＲＣ符号演算し、演
算結果を８バイトパラレル演算回路３へ出力する。ま
た、入力される可変長データが１６バイト未満の場合
（最初から最終段のデータの場合）ＣＲＣ符号演算せず
初期値を８バイトパラレル演算回路３へ出力する回路で
ある。
【００１８】８バイトパラレルＣＲＣ演算回路３は、８
バイトパラレル演算部３ａ、ＳＥＬ３ｂ、ラッチ３ｃの
各部より構成され、制御部１０から入力される制御タイ
ミング信号に基づいて、後述する１５バイトデータセレ
クト回路７からの入力データを８バイトパラレル演算部
３ａで演算を行ったデータか、１６バイトパラレルＣＲ
Ｃ符号演算回路２からの演算途中結果をラッチしたデー
タの何れかを選択し、４バイトパラレルＣＲＣ符号演算
回路４へ出力する。また、８バイトパラレルＣＲＣ演算
回路３は、最終段のデータが８〜１５バイトの場合、１
６バイトパラレルＣＲＣ符号演算回路２から入力される
データを演算の初期値として、１５バイトデータセレク
ト回路７から入力される８バイトパラレルデータをＣＲ
Ｃ符号演算し、演算結果を４バイトパラレル演算回路４
へ出力するが、最終段のデータが８バイト未満の場合、
ＣＲＣ符号演算せず１６バイトパラレルＣＲＣ符号演算
回路２からのデータをラッチし、そのデータを４バイト
パラレル演算回路４へ出力する回路である。
バイトパラレル演算部３ａ、ＳＥＬ３ｂ、ラッチ３ｃの
各部より構成され、制御部１０から入力される制御タイ
ミング信号に基づいて、後述する１５バイトデータセレ
クト回路７からの入力データを８バイトパラレル演算部
３ａで演算を行ったデータか、１６バイトパラレルＣＲ
Ｃ符号演算回路２からの演算途中結果をラッチしたデー
タの何れかを選択し、４バイトパラレルＣＲＣ符号演算
回路４へ出力する。また、８バイトパラレルＣＲＣ演算
回路３は、最終段のデータが８〜１５バイトの場合、１
６バイトパラレルＣＲＣ符号演算回路２から入力される
データを演算の初期値として、１５バイトデータセレク
ト回路７から入力される８バイトパラレルデータをＣＲ
Ｃ符号演算し、演算結果を４バイトパラレル演算回路４
へ出力するが、最終段のデータが８バイト未満の場合、
ＣＲＣ符号演算せず１６バイトパラレルＣＲＣ符号演算
回路２からのデータをラッチし、そのデータを４バイト
パラレル演算回路４へ出力する回路である。
【００１９】同様に、４バイトパラレルＣＲＣ符号演算
回路４は、４バイトパラレル演算部４ａ、ＳＥＬ４ｂ、
ラッチ４ｃの各部より構成され、制御部１０から入力さ
れる制御タイミング信号に基づいて、後述する７バイト
データセレクト回路８からの入力データを４バイトパラ
レル演算部４ａで演算を行ったデータか、８バイトパラ
レルＣＲＣ符号演算回路３からの演算途中結果をラッチ
したデータの何れかを選択し、２バイトパラレルＣＲＣ
符号演算回路５へ出力する。また、４バイトパラレルＣ
ＲＣ符号演算回路４は、最終段の残りデータ（まだ演算
していないデータ）が４〜７バイトの場合、８バイトパ
ラレルＣＲＣ符号演算回路３から入力されるデータを演
算の初期値として、７バイトデータセレクト回路８から
入力される４バイトパラレルデータをＣＲＣ符号演算
し、演算結果を２バイトパラレル演算回路５へ出力する
が、最終段の残りのデータが４バイト未満の場合、ＣＲ
Ｃ符号演算せず８バイトパラレルＣＲＣ符号演算回路３
からのデータをラッチし、そのデータを２バイトパラレ
ル演算回路５へ出力する回路である。
回路４は、４バイトパラレル演算部４ａ、ＳＥＬ４ｂ、
ラッチ４ｃの各部より構成され、制御部１０から入力さ
れる制御タイミング信号に基づいて、後述する７バイト
データセレクト回路８からの入力データを４バイトパラ
レル演算部４ａで演算を行ったデータか、８バイトパラ
レルＣＲＣ符号演算回路３からの演算途中結果をラッチ
したデータの何れかを選択し、２バイトパラレルＣＲＣ
符号演算回路５へ出力する。また、４バイトパラレルＣ
ＲＣ符号演算回路４は、最終段の残りデータ（まだ演算
していないデータ）が４〜７バイトの場合、８バイトパ
ラレルＣＲＣ符号演算回路３から入力されるデータを演
算の初期値として、７バイトデータセレクト回路８から
入力される４バイトパラレルデータをＣＲＣ符号演算
し、演算結果を２バイトパラレル演算回路５へ出力する
が、最終段の残りのデータが４バイト未満の場合、ＣＲ
Ｃ符号演算せず８バイトパラレルＣＲＣ符号演算回路３
からのデータをラッチし、そのデータを２バイトパラレ
ル演算回路５へ出力する回路である。
【００２０】以下同様に、２バイトパラレルＣＲＣ符号
演算回路５は、３バイトデータセレクト回路９からの入
力データを２バイトパラレル演算部５ａで演算を行った
データか、４バイトパラレルＣＲＣ符号演算回路４から
の演算途中結果をラッチしたデータの何れかを選択し、
１バイトパラレルＣＲＣ符号演算回路５へ出力する回路
である。また、２バイトパラレルＣＲＣ符号演算回路５
は、３バイトデータセレクト回路９からの入力データを
１バイトパラレル演算部６ａで演算を行ったデータか、
２バイトパラレルＣＲＣ符号演算回路５からの演算途中
結果をラッチしたデータの何れかを選択し、得られたデ
ータを最終的な演算結果として出力する回路である。
演算回路５は、３バイトデータセレクト回路９からの入
力データを２バイトパラレル演算部５ａで演算を行った
データか、４バイトパラレルＣＲＣ符号演算回路４から
の演算途中結果をラッチしたデータの何れかを選択し、
１バイトパラレルＣＲＣ符号演算回路５へ出力する回路
である。また、２バイトパラレルＣＲＣ符号演算回路５
は、３バイトデータセレクト回路９からの入力データを
１バイトパラレル演算部６ａで演算を行ったデータか、
２バイトパラレルＣＲＣ符号演算回路５からの演算途中
結果をラッチしたデータの何れかを選択し、得られたデ
ータを最終的な演算結果として出力する回路である。
【００２１】１５バイトデータセレクト回路７は、ＳＥ
Ｌ７ａ、ラッチ７ｂの各部より構成され、制御部１０か
ら入力される制御タイミング信号に基づいて、外部回路
（図示略）から入力される１６バイトパラレルデータの
内、最終段のデータが８〜１５バイト分のデータの場合
（図２の参照）、上位８バイトデータを８バイトパラ
レルＣＲＣ符号演算回路３へ出力し、余りの部分の７バ
イトデータをラッチ７ｂでラッチして、後述する７バイ
トデータセレクト回路８へ出力する。最終段のデータが
８バイト未満場合は、８バイトパラレルＣＲＣ符号演算
回路３へは出力せず、上位７バイトデータをラッチ７ｂ
でラッチして、後述する７バイトデータセレクト回路８
へ出力する回路である。
Ｌ７ａ、ラッチ７ｂの各部より構成され、制御部１０か
ら入力される制御タイミング信号に基づいて、外部回路
（図示略）から入力される１６バイトパラレルデータの
内、最終段のデータが８〜１５バイト分のデータの場合
（図２の参照）、上位８バイトデータを８バイトパラ
レルＣＲＣ符号演算回路３へ出力し、余りの部分の７バ
イトデータをラッチ７ｂでラッチして、後述する７バイ
トデータセレクト回路８へ出力する。最終段のデータが
８バイト未満場合は、８バイトパラレルＣＲＣ符号演算
回路３へは出力せず、上位７バイトデータをラッチ７ｂ
でラッチして、後述する７バイトデータセレクト回路８
へ出力する回路である。
【００２２】同様に、７バイトデータセレクト回路８
は、ラッチ７ｂから入力される最終段の残りデータ（ま
だ演算していないデータ）が４〜７バイト分のデータの
場合、残りの上位４バイトデータを４バイトパラレルＣ
ＲＣ符号演算回路４へ出力し、余りの部分の３バイトデ
ータをラッチ８ｂでラッチして、後述する３バイトデー
タセレクト回路９へ出力する。最終段の残りのデータが
４バイト未満のデータの場合、４バイトパラレルＣＲＣ
符号演算回路４へは出力せず、残りの上位３バイトデー
タをラッチ８ｂでラッチして、後述する３バイトデータ
セレクト回路９へ出力する回路である。３バイトデータ
セレクト回路９は、ラッチ８ｂから入力される最終段の
残りデータ（まだ演算していないデータ）が２〜３バイ
ト分のデータの場合、残りの上位２バイトデータを２バ
イトパラレルＣＲＣ符号演算回路５へ出力し、余りの部
分の１バイトデータをラッチ９ｂでラッチして、１バイ
トパラレルＣＲＣ符号演算回路６へ出力する。最終段の
残りのデータが１バイトの場合、２バイトパラレルＣＲ
Ｃ符号演算回路５へは出力せず、残りの上位１バイトデ
ータをラッチ９ｂでラッチして、１バイトパラレルＣＲ
Ｃ符号演算回路６へ出力する回路である。
は、ラッチ７ｂから入力される最終段の残りデータ（ま
だ演算していないデータ）が４〜７バイト分のデータの
場合、残りの上位４バイトデータを４バイトパラレルＣ
ＲＣ符号演算回路４へ出力し、余りの部分の３バイトデ
ータをラッチ８ｂでラッチして、後述する３バイトデー
タセレクト回路９へ出力する。最終段の残りのデータが
４バイト未満のデータの場合、４バイトパラレルＣＲＣ
符号演算回路４へは出力せず、残りの上位３バイトデー
タをラッチ８ｂでラッチして、後述する３バイトデータ
セレクト回路９へ出力する回路である。３バイトデータ
セレクト回路９は、ラッチ８ｂから入力される最終段の
残りデータ（まだ演算していないデータ）が２〜３バイ
ト分のデータの場合、残りの上位２バイトデータを２バ
イトパラレルＣＲＣ符号演算回路５へ出力し、余りの部
分の１バイトデータをラッチ９ｂでラッチして、１バイ
トパラレルＣＲＣ符号演算回路６へ出力する。最終段の
残りのデータが１バイトの場合、２バイトパラレルＣＲ
Ｃ符号演算回路５へは出力せず、残りの上位１バイトデ
ータをラッチ９ｂでラッチして、１バイトパラレルＣＲ
Ｃ符号演算回路６へ出力する回路である。
【００２３】制御部１０は、入力される１６バイトパラ
レルデータの最終段にあるデータ（余り部分）、及びそ
のバイト数ｎを検出すると共に、各種制御タイミング信
号（後述の各種制御信号）を出力し、ＣＲＣ符号演算回
路１に入力される１６バイトパラレルデータから、ＣＲ
Ｃ符号を演算させる制御を行う制御部である。また、ラ
ッチ１１は、制御部１０から入力される各種制御信号を
ラッチして次段のラッチ１１、及び各バイトパラレルＣ
ＲＣ符号演算回路へ出力するラッチ回路である。
レルデータの最終段にあるデータ（余り部分）、及びそ
のバイト数ｎを検出すると共に、各種制御タイミング信
号（後述の各種制御信号）を出力し、ＣＲＣ符号演算回
路１に入力される１６バイトパラレルデータから、ＣＲ
Ｃ符号を演算させる制御を行う制御部である。また、ラ
ッチ１１は、制御部１０から入力される各種制御信号を
ラッチして次段のラッチ１１、及び各バイトパラレルＣ
ＲＣ符号演算回路へ出力するラッチ回路である。
【００２４】ここで、ＣＲＣ符号を演算する１６バイト
パラレルデータ、及び制御部１０から出力される各種制
御信号（図１のCRCEN,STROBE,STATE[n]）について説明
する。１６バイトパラレルデータは、データフレームが
可変長の通信データであり、１６バイトパラレルＣＲＣ
符号演算回路２と、１５バイトデータセレクト回路７に
入力される。
パラレルデータ、及び制御部１０から出力される各種制
御信号（図１のCRCEN,STROBE,STATE[n]）について説明
する。１６バイトパラレルデータは、データフレームが
可変長の通信データであり、１６バイトパラレルＣＲＣ
符号演算回路２と、１５バイトデータセレクト回路７に
入力される。
【００２５】ＣＲＣＥＮ（CRC ENABLE）信号は、ＣＲＣ
符号を演算する範囲を指示する信号であり、１６バイト
パラレルＣＲＣ符号演算回路２のみに入力される。ＳＴ
ＲＯＢＥ信号は、１６バイトパラレルデータの最終段に
あるデータを示す信号であり、１６バイトパラレルＣＲ
Ｃ符号演算回路２、８バイトパラレルＣＲＣ符号演算回
路３、及びラッチ１１にそれぞれ入力される。ＳＴＡＴ
Ｅ[ｎ]信号は、上記ＳＴＲＯＢＥ信号により示された最
終段データに含まれるバイト数ｎを示す信号であり、１
６バイトパラレルＣＲＣ符号演算回路２、ＳＥＬ７ａ、
及びラッチ１１にそれぞれ入力される。
符号を演算する範囲を指示する信号であり、１６バイト
パラレルＣＲＣ符号演算回路２のみに入力される。ＳＴ
ＲＯＢＥ信号は、１６バイトパラレルデータの最終段に
あるデータを示す信号であり、１６バイトパラレルＣＲ
Ｃ符号演算回路２、８バイトパラレルＣＲＣ符号演算回
路３、及びラッチ１１にそれぞれ入力される。ＳＴＡＴ
Ｅ[ｎ]信号は、上記ＳＴＲＯＢＥ信号により示された最
終段データに含まれるバイト数ｎを示す信号であり、１
６バイトパラレルＣＲＣ符号演算回路２、ＳＥＬ７ａ、
及びラッチ１１にそれぞれ入力される。
【００２６】次に、動作を説明する。図２を参照して、
１６バイトパラレルデータからＣＲＣ符号を演算する手
順について説明する。
１６バイトパラレルデータからＣＲＣ符号を演算する手
順について説明する。
【００２７】図２に示す様に、４７バイトのフレーム長
（１〜４７）を有する１６バイトパラレルデータＤは、
１〜１６，１７〜３２，３３〜４７の３段のパラ
レルデータにより構成される。最終段は、１５バイト
の余り部分３３〜４７と１バイトの無効データ（図中の
斜線部分）とから成る。
（１〜４７）を有する１６バイトパラレルデータＤは、
１〜１６，１７〜３２，３３〜４７の３段のパラ
レルデータにより構成される。最終段は、１５バイト
の余り部分３３〜４７と１バイトの無効データ（図中の
斜線部分）とから成る。
【００２８】上記１６バイトパラレルデータＤのデータ
，は、１６バイトパラレルＣＲＣ符号演算回路２に
入力される。そして、１６バイトパラレルＣＲＣ符号演
算部２ａは、入力された１６バイトパラレルデータ，
を演算し、その演算結果をＳＥＬ２ｃで選択し、演算
途中結果Ａとして８バイトパラレルＣＲＣ符号演算回路
３へ出力する。
，は、１６バイトパラレルＣＲＣ符号演算回路２に
入力される。そして、１６バイトパラレルＣＲＣ符号演
算部２ａは、入力された１６バイトパラレルデータ，
を演算し、その演算結果をＳＥＬ２ｃで選択し、演算
途中結果Ａとして８バイトパラレルＣＲＣ符号演算回路
３へ出力する。
【００２９】一方、１６バイトパラレルデータＤのデー
タは、１５バイトデータセレクト回路７により、上位
８バイトのデータ（３３〜４０）と下位７バイトのデー
タ（４１〜４７）に分割される。上位８バイトのデータ
は、８バイトパラレルＣＲＣ符号演算回路３に入力さ
れ、下位７バイトのデータは、７バイトデータセレクト
回路８に入力される。なお、入力された１６バイトパラ
レルデータのフレーム長が１６バイト未満の場合、初期
値が８バイトパラレルＣＲＣ符号演算回路３へ入力され
る。
タは、１５バイトデータセレクト回路７により、上位
８バイトのデータ（３３〜４０）と下位７バイトのデー
タ（４１〜４７）に分割される。上位８バイトのデータ
は、８バイトパラレルＣＲＣ符号演算回路３に入力さ
れ、下位７バイトのデータは、７バイトデータセレクト
回路８に入力される。なお、入力された１６バイトパラ
レルデータのフレーム長が１６バイト未満の場合、初期
値が８バイトパラレルＣＲＣ符号演算回路３へ入力され
る。
【００３０】その後、１５バイトデータセレクト回路７
から出力された８バイトのデータは、ＳＥＬ２ｃで選択
された演算途中結果Ａを初期値として、８バイトパラレ
ルＣＲＣ符号演算回路３でＣＲＣ符号演算され、演算途
中結果Ｂとして４バイトパラレルＣＲＣ演算回路４へ入
力される。
から出力された８バイトのデータは、ＳＥＬ２ｃで選択
された演算途中結果Ａを初期値として、８バイトパラレ
ルＣＲＣ符号演算回路３でＣＲＣ符号演算され、演算途
中結果Ｂとして４バイトパラレルＣＲＣ演算回路４へ入
力される。
【００３１】また、１５バイトデータセレクト回路７か
ら入力された７バイトパラレルデータ（４１〜４７）
は、７バイトデータセレクト回路８により、上位４バイ
トのデータ（４１〜４４）と下位３バイトのデータ（４
５〜４７）に分割される。上位４バイトのデータは、４
バイトパラレルＣＲＣ符号演算回路４に入力され、下位
３バイトのデータは、３バイトデータセレクト回路９に
入力される。
ら入力された７バイトパラレルデータ（４１〜４７）
は、７バイトデータセレクト回路８により、上位４バイ
トのデータ（４１〜４４）と下位３バイトのデータ（４
５〜４７）に分割される。上位４バイトのデータは、４
バイトパラレルＣＲＣ符号演算回路４に入力され、下位
３バイトのデータは、３バイトデータセレクト回路９に
入力される。
【００３２】その後、７バイトデータセレクト回路８か
ら出力された４バイトのデータは、ＳＥＬ３ｂで選択さ
れた演算途中結果Ｂを初期値として、４バイトパラレル
ＣＲＣ符号演算回路４でＣＲＣ符号演算され、演算途中
結果Ｃとして２バイトパラレルＣＲＣ演算回路５へ入力
される。
ら出力された４バイトのデータは、ＳＥＬ３ｂで選択さ
れた演算途中結果Ｂを初期値として、４バイトパラレル
ＣＲＣ符号演算回路４でＣＲＣ符号演算され、演算途中
結果Ｃとして２バイトパラレルＣＲＣ演算回路５へ入力
される。
【００３３】更に、７バイトデータセレクト回路８から
入力された３バイトパラレルデータ（４５〜４７）は、
３バイトデータセレクト回路９により、上位２バイトの
データ（４５〜４６）と下位１バイトのデータ（４７）
に分割される。上位２バイトのデータは、２バイトパラ
レルＣＲＣ符号演算回路５に入力され、下位１バイトの
データは、１バイトパラレルＣＲＣ符号演算回路６に入
力される。
入力された３バイトパラレルデータ（４５〜４７）は、
３バイトデータセレクト回路９により、上位２バイトの
データ（４５〜４６）と下位１バイトのデータ（４７）
に分割される。上位２バイトのデータは、２バイトパラ
レルＣＲＣ符号演算回路５に入力され、下位１バイトの
データは、１バイトパラレルＣＲＣ符号演算回路６に入
力される。
【００３４】その後、３バイトデータセレクト回路９か
ら出力された２バイトのデータは、ＳＥＬ４ｂで選択さ
れた演算途中結果Ｃを初期値として、２バイトパラレル
ＣＲＣ符号演算回路５でＣＲＣ符号演算され、演算途中
結果Ｄとして１バイトパラレルＣＲＣ演算回路６へ入力
される。そして、３バイトデータセレクト回路９から出
力された１バイトのデータは、ＳＥＬ５ｂで選択された
演算途中結果Ｄを初期値として、１バイトパラレルＣＲ
Ｃ符号演算回路６でＣＲＣ符号演算され、最終的な演算
結果として出力される。
ら出力された２バイトのデータは、ＳＥＬ４ｂで選択さ
れた演算途中結果Ｃを初期値として、２バイトパラレル
ＣＲＣ符号演算回路５でＣＲＣ符号演算され、演算途中
結果Ｄとして１バイトパラレルＣＲＣ演算回路６へ入力
される。そして、３バイトデータセレクト回路９から出
力された１バイトのデータは、ＳＥＬ５ｂで選択された
演算途中結果Ｄを初期値として、１バイトパラレルＣＲ
Ｃ符号演算回路６でＣＲＣ符号演算され、最終的な演算
結果として出力される。
【００３５】以上の様に、本実施の形態におけるＣＲＣ
符号演算回路１は、２n-mバイト（ｍ＝１〜ｎ）パラレ
ルのＣＲＣ符号演算回路をｎ−１個備えることにより、
可変長データとして入力される１６バイトパラレルデー
タの最終段にある余り部分のデータを、複数のＣＲＣ符
号演算回路で演算されたＣＲＣ符号により順次演算処理
する機能を有する。
符号演算回路１は、２n-mバイト（ｍ＝１〜ｎ）パラレ
ルのＣＲＣ符号演算回路をｎ−１個備えることにより、
可変長データとして入力される１６バイトパラレルデー
タの最終段にある余り部分のデータを、複数のＣＲＣ符
号演算回路で演算されたＣＲＣ符号により順次演算処理
する機能を有する。
【００３６】従って、例えば１６バイトパラレルデータ
の様にフレーム長の長いパラレルデータが入力される場
合であっても、簡易な回路構成でデータのＣＲＣ符号を
演算できる。その結果、回路規模の増大や製造コストの
増加を抑えることができる。また、２nバイトパラレル
データに対して、最大でもｎ個のバイトパラレルＣＲＣ
符号演算回路を備えれば足り、４バイト以上のパラレル
データが連続入力される場合であっても、ＣＲＣ符号の
演算が可能となる。
の様にフレーム長の長いパラレルデータが入力される場
合であっても、簡易な回路構成でデータのＣＲＣ符号を
演算できる。その結果、回路規模の増大や製造コストの
増加を抑えることができる。また、２nバイトパラレル
データに対して、最大でもｎ個のバイトパラレルＣＲＣ
符号演算回路を備えれば足り、４バイト以上のパラレル
データが連続入力される場合であっても、ＣＲＣ符号の
演算が可能となる。
【００３７】なお、本実施の形態における記述内容は、
本発明に係るＣＲＣ符号演算回路の好適な一例であり、
これに限定されるものではない。例えば、上記実施の形
態では、入力される可変長データを１６バイトパラレル
データとしたが、バイトパラレルＣＲＣ符号演算回路を
ｎ個、バイトデータセレクト回路ｎ−１個備えることに
より、２nバイトパラレルデータに適用可能である。ま
た、最終段の余り部分のバイト数も任意である。その
他、ＣＲＣ符号演算回路１の細部構成、及び詳細動作に
関しても、本発明の趣旨を逸脱することのない範囲で適
宜変更可能である。
本発明に係るＣＲＣ符号演算回路の好適な一例であり、
これに限定されるものではない。例えば、上記実施の形
態では、入力される可変長データを１６バイトパラレル
データとしたが、バイトパラレルＣＲＣ符号演算回路を
ｎ個、バイトデータセレクト回路ｎ−１個備えることに
より、２nバイトパラレルデータに適用可能である。ま
た、最終段の余り部分のバイト数も任意である。その
他、ＣＲＣ符号演算回路１の細部構成、及び詳細動作に
関しても、本発明の趣旨を逸脱することのない範囲で適
宜変更可能である。
【００３８】
【発明の効果】本発明によれば、ＣＲＣ符号演算回路に
対して、１６バイトパラレルデータの様にフレーム長の
長いパラレルデータが連続して入力される場合でも、簡
易な回路構成でデータのＣＲＣ符号を演算できる。その
結果、回路規模の増大や製造コストの増加を抑えること
ができる。
対して、１６バイトパラレルデータの様にフレーム長の
長いパラレルデータが連続して入力される場合でも、簡
易な回路構成でデータのＣＲＣ符号を演算できる。その
結果、回路規模の増大や製造コストの増加を抑えること
ができる。
【図１】本発明を適用したＣＲＣ符号演算回路１の回路
構成図である。
構成図である。
【図２】図１のＣＲＣ符号演算回路１により、１６バイ
トパラレルデータからＣＲＣ符号を演算する手順を説明
する図である。
トパラレルデータからＣＲＣ符号を演算する手順を説明
する図である。
【図３】従来のＣＲＣ符号演算回路２１の回路構成図で
ある。
ある。
【図４】従来のＣＲＣ符号演算回路４１の回路構成図で
ある。
ある。
１ ＣＲＣ符号演算回路 ２ １６バイトパラレルＣＲＣ符号演算回路 ２ａ １６バイトパラレル演算部 ２ｂ，２ｃ ＳＥＬ ２ｄ ラッチ ３ ８バイトパラレルＣＲＣ符号演算回路 ４ ４バイトパラレルＣＲＣ符号演算回路 ５ ２バイトパラレルＣＲＣ符号演算回路 ６ １バイトパラレルＣＲＣ符号演算回路 ７ １５バイトデータセレクト回路 ８ ７バイトデータセレクト回路 ９ ３バイトデータセレクト回路 １０ 制御部
Claims (5)
- 【請求項１】可変長データとして入力され、最終段に余
り部分を有するパラレルデータからＣＲＣ符号を演算す
るＣＲＣ符号演算回路において、 前記パラレルデータの最終段以外から、ＣＲＣ符号をパ
ラレルで演算するパラレル演算手段と、 このパラレル演算手段により演算されたＣＲＣ符号か
ら、所定のバイト数分のＣＲＣ符号を選択するＣＲＣ符
号選択手段と、 前記パラレルデータの最終段から、前記所定のバイト数
分のパラレルデータを選択するバイトデータ選択手段
と、 前記ＣＲＣ符号選択手段により選択されたＣＲＣ符号
と、前記バイトデータ選択手段により選択されたパラレ
ルデータと、からＣＲＣ符号を演算する演算手段と、 を備えることを特徴とするＣＲＣ符号演算回路。 - 【請求項２】前記パラレル演算手段は、２nバイトパラ
レルデータの最終段以外から、ＣＲＣ符号をパラレルで
演算し、 前記ＣＲＣ符号選択手段は、前記パラレル演算手段によ
り演算されたＣＲＣ符号から、２n-m（ｍ＝１〜ｎ）の
何れかのバイト数分のＣＲＣ符号を選択し、 前記バイトデータ選択手段は、前記２nバイトパラレル
データの最終段から、前記２n-mの何れかのバイト数分
のパラレルデータを選択することを特徴とする請求項１
記載のＣＲＣ符号演算回路。 - 【請求項３】前記パラレルデータの最終段から、余り部
分を検出する余り部分検出手段を更に備え、 前記バイトデータ選択手段は、前記余り部分検出手段に
より検出された余り部分から、前記バイト数分のパラレ
ルデータを選択することを特徴とする請求項２記載のＣ
ＲＣ符号演算回路。 - 【請求項４】可変長データとして入力され、最終段に余
り部分を有するパラレルデータからＣＲＣ符号を演算す
るＣＲＣ符号演算方法において、 前記パラレルデータの最終段以外から、ＣＲＣ符号をパ
ラレルで演算するパラレル演算工程と、 このパラレル演算工程で演算されたＣＲＣ符号から、所
定のバイト数分のＣＲＣ符号を選択するＣＲＣ符号選択
工程と、 前記パラレルデータの最終段から、前記所定のバイト数
分のパラレルデータを選択するバイトデータ選択工程
と、 前記ＣＲＣ符号選択工程で選択されたＣＲＣ符号と、前
記バイトデータ選択工程で選択されたパラレルデータ
と、からＣＲＣ符号を演算する演算工程と、 を含むことを特徴とするＣＲＣ符号演算方法。 - 【請求項５】前記パラレル演算工程は、２nバイトパラ
レルデータの最終段以外から、ＣＲＣ符号をパラレルで
演算し、 前記ＣＲＣ符号選択工程は、前記パラレル演算工程で演
算されたＣＲＣ符号から、２n-m（ｍ＝１〜ｎ）の何れ
かのバイト数分のＣＲＣ符号を選択し、 前記バイトデータ選択工程は、前記２nバイトパラレル
データの最終段から、前記２n-mの何れかのバイト数分
のパラレルデータを選択することを特徴とする請求項４
記載のＣＲＣ符号演算方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333090A JP2002141809A (ja) | 2000-10-31 | 2000-10-31 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
| US09/983,490 US6934902B2 (en) | 2000-10-31 | 2001-10-24 | CRC encoding circuit, CRC encoding method, data sending device and data receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000333090A JP2002141809A (ja) | 2000-10-31 | 2000-10-31 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002141809A true JP2002141809A (ja) | 2002-05-17 |
Family
ID=18809220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000333090A Pending JP2002141809A (ja) | 2000-10-31 | 2000-10-31 | Ｃｒｃ符号演算回路、及びｃｒｃ符号演算方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6934902B2 (ja) |
| JP (1) | JP2002141809A (ja) |
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| US7434150B1 (en) | 2004-03-03 | 2008-10-07 | Marvell Israel (M.I.S.L.) Ltd. | Methods, circuits, architectures, software and systems for determining a data transmission error and/or checking or confirming such error determinations |
| US7360142B1 (en) | 2004-03-03 | 2008-04-15 | Marvell Semiconductor Israel Ltd. | Methods, architectures, circuits, software and systems for CRC determination |
| US7546512B2 (en) * | 2004-09-23 | 2009-06-09 | Intel Corporation | Techniques to perform error detection |
| US7266760B1 (en) * | 2004-09-30 | 2007-09-04 | Altera Corporation | Method and apparatus for calculating cyclic redundancy checks for variable length packets |
| US7590920B2 (en) * | 2005-08-05 | 2009-09-15 | Hitachi Global Storage Technologies Netherlands, B.V. | Reduced complexity error correction encoding techniques |
| US7865784B1 (en) | 2006-09-11 | 2011-01-04 | Marvell International Ltd. | Write validation |
| US7941727B2 (en) * | 2006-10-31 | 2011-05-10 | Hewlett-Packard Development Company, L.P. | Checksum generator for variable-length data |
| US20090024900A1 (en) * | 2007-07-18 | 2009-01-22 | Cisco Technology, Inc. | Cyclic redundancy checking in lane-based communications |
| JP4798164B2 (ja) * | 2008-04-02 | 2011-10-19 | ソニー株式会社 | 送信装置および方法、受信装置および方法、並びにプログラム |
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