JPS6356722A - デ−タの書込み方式 - Google Patents

デ−タの書込み方式

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Publication number
JPS6356722A
JPS6356722A JP61200163A JP20016386A JPS6356722A JP S6356722 A JPS6356722 A JP S6356722A JP 61200163 A JP61200163 A JP 61200163A JP 20016386 A JP20016386 A JP 20016386A JP S6356722 A JPS6356722 A JP S6356722A
Authority
JP
Japan
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arithmetic
data
order
circuit
main memory
Prior art date
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Pending
Application number
JP61200163A
Other languages
English (en)
Inventor
Nobuo Funakubo
舟窪 伸夫
Tomio Urata
浦田 富男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Computer Engineering Co Ltd filed Critical Hitachi Ltd
Priority to JP61200163A priority Critical patent/JPS6356722A/ja
Publication of JPS6356722A publication Critical patent/JPS6356722A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における主記憶装置へのデータ
の書込み方式に係り、特に、演算回路における演算結果
を高速で主記憶装置に書込むことのできるデータの書込
み方式に関する。
〔従来の技術〕
演算回路における演算結果を主記憶装置に書込む動作を
行うデータの書込み処理方式の従来技術として、例えば
、特開昭57−83846号公報に記載された技術があ
る。この従来技術は、主記憶装置のアクセスバイト幅に
満たないデータの演算処理を、0を付加することなく主
記憶装置のアクセスバイト幅で行い、演算処理結果の全
バイトを主記憶装置に記憶できるようにして、主記憶装
置へのデータの書込み時間を短縮し、演算処理全体の処
理時間を短くするものである。
しかし、演算回路の処理ハイド幅より大きいハイド幅の
データ、特に可変長データを演算し、その結果を主記憶
装置に書込む場合について、この書込みを含む演算処理
全体の処理時間を短縮することに関する従来技術は、見
当らない。
一般に、演算回路は、その処理ハイド幅より大きいバイ
ト幅のデータの演算を行う場合、演算回路の処理バイト
幅の演算と、その演算結果の主記憶装置への書込みを複
数回繰返して行っている。
このような、演算回路の動作と演算処理結果の主記憶装
置への占込み動作に関する従来技術を以下図面により説
明する。
第3図は演算回路への入力データと、その演算結果と、
該演算結果が得られる順序と、主記憶装置への該演算結
果のバースト転送の順序を示すものであり、第4図は従
来技術における演算動作と、演算結果の主起jff装置
への書込み動作を説明する図である。
演算回路は、16ハイトの入力データabcdとefg
hを4バイトづつ加算しその加算結果αβTδを出力す
る。主記憶装置への加算結果の書込みは、4ハイドの加
算終了毎に行われる。今、演算回路が、4ハイドの入力
データd、hの加算を行い、加算結果δを得る演算を行
う場合、演算装置は、第4図に示すように、最初の演算
サイクルにおいて、演算ために、X、Yレジスタに入力
データd、hを取込むとともに、演算結果を格納する主
記憶装置のアドレス、例えば112番地をアドレスレジ
スタA Rに取込む。このアドレスは、直ちに、主記憶
装置へのバスMBOに送出され、次の演算サイクル時に
、それまでにZレジスタ内に得られている加算結果δが
バスMBOに送出され、この加算結果δの主記憶装置へ
の書込みが次の演算サイクルで終了する。この動作は、
4ハイド単位で順次行われ、演算結果の主記憶装置への
書込みを含んだ4バイトの演算処理に、3個の演算サイ
クルを必要とし、16バイト全部の演算終了に12個の
演算サイクルに相当する時間を必要とする。
〔発明が解決しようとする問題点〕
前述した従来技術は、主記憶装置への書込みサイクル時
間が演算サイクルに比べ長く、演算回路は、その演算処
理バイト幅のデータの演算終了毎に、その演算結果の主
記憶装置への書込み終了まで次の演算処理の実行を持た
なければならないという問題点があった。
このような問題点を解決するため、演算回路による演算
結果をその都度主記憶装置に書込まず、演算結果を別途
容易したレジスタ等に保持しておき、演算結果が一定量
蓄積されたとき、演算結果出力順に、バースト転送によ
り主記憶装置に吉込む方法が考えられる。しかし、この
方法は、演算装置による演算結果出力の順序がバースト
転送による書込み順序と一敗している場合には、効果的
であるが、10進数の演算のごとく、バースト転送によ
る主記憶装置への書込み順序とは逆の順序で演算結果が
得られる場合には、バースト転送を行うことができない
という問題点がある。
さらに、前述したバースト転送による書込みの順序と逆
の順序で得られる演算結果を一坦ローカルストレージに
格納しておき、演算終了後、新たにバースト転送の順序
にローカルストレージ内の演算結果を読出して主記憶装
置へ転送する方法が考えられる。この方法は、主記憶装
置へ演算結果データをバースト転送するために、ローカ
ルストレージの読出し動作を伴うので、ローカルストレ
ージ内の演算結果が全て読出されるまで、処理が終了し
ないという問題点がある。
本発明の目的は、前述の問題点を解決し、主記憶装置へ
のバースト転送による演算結果の書込み順序とは逆の順
序に7z数の演算結果が得られる場合にも、バースト転
送準備のためのデータ順序変更に処理時間を要すること
なくバースト転送による演算結果の主記憶装置への書込
みを可能とし、特に可変長データの演算と演算結果の主
記憶装置への書込みを含む処理を高速で行い得るように
した情報処理装置におけるデータの書込み方式を提供す
ることにある。
〔問題点を解決するための手段〕
本発明によれば、前記目的は、演算回路と主記憶装置と
の間に、演算結果データの入力順序と出力順序の関係を
制御する順序変更回路を設けることにより達成される。
〔作用〕
本発明により設けられる順序変更回路は、演算回路によ
る複数の演算結果が、主起・[73装置への演算結果の
バースト転送の順序と一致した順序で出力される場合に
も、また、逆の順序で出力される場合にも、主記憶装置
に対しては前記バースト転送の順序に従って演算結果を
書込むように動作する。これにより、演算結果の得られ
る順序にかかねらず、演算回路は、主記憶装置のサイク
ル時間、バースト転送のための演奏結果のデータ順序の
変更時間等による待ち時間なく、演算処理を実行するこ
とができる。
〔実施例〕
以下、本発明によるデータの書込み方式の一実施例を図
面により詳細に説明する。
第1図は本発明の一実施例の構成図、第2図はその動作
の概要を説明する図である。第1図において、lは主記
憶装置(以下MSという)、2はローカルストレージ(
以下LSという)、3は演算入力レジスタX、4は演算
人力レジスタY、  5は演算回路(以下ALUという
)、6は演算出力レジスタ2. 7は順序変更回路(以
下SXという)、8は演算出力レジスタZ6とSX7を
結ぶバス(以下DBという)、9はSX7とMSIを結
ぶバス(以下MBOという)、10は演算すべき残りバ
イト数を示すレジスタ(以下LRという)、11は命令
レジスタ(以下iRという)、12はMSIのアドレス
を保持するレジスタ(以下ARという)である。
本発明によるデータ書込み方式は、第1図に示すように
、演算入力レジスタX3およびY4.ALU5、演算結
果レジスタZ6より成る演算部が、演算入力データを保
持しているLS2と、MSIへの演算結果データの書込
みに際し、MSlへのデータをバースト転送するために
、データの順序を制御するSX7に接続されて構成され
る。また、前記レジスタX3.Y4.Z6.ALU5お
よびバスDBS、MB○9のデータ幅は、全て4バイト
であるとする。
ALU5を含む演算部の動作は、第3図により従来技術
の説明とともに述べたと同様に行われる。
すなわち、命令AとしてLSZ内に格納されている16
バイトのデータabcdとefghの加算を行いその結
果のデータαβγδをM S 1の100番地からの1
6バイトの領域に書込む命令が与えられるものとする。
このとき、各4バイトの演算結果は、16バイトの演算
結果をMSIにバースト転送する順序とは逆の順序で得
られる。
この命令Aの処理は次のように行われる。
最初の加算のため、レジスタX3およびレジスタY4に
夫々4ハイドのデータdおよびデータhが、LS2から
読出される。ALU5は、これらのデータの加算結果と
してデータδを演算出力レジスタ6に送る。この加算結
果のデータδは、1演算サイクル後ζこハスDBSを経
由してSX7に転送される。SX7は、後述するように
命令Aの処理における演算結果の出力順序が、MSIへ
の演算結果のバースト転送順序と逆順であることを認、
識してデータδを保持する。このデータδのSX7への
転送とSXT内での保持を行うサイクルでは、次のデー
タCおよびgがそれぞれレジスタX3およびレジスタY
4にLS2から読出され、下位桁、すなわちデータdと
hの加算時のキャリーを含んだ加算がA L U 5で
行われ、加算結果のデータTとして演算出力レジスタz
6に得られる。
データTは、1演算サイクル後にデータδの場合と同様
にSX7に転送され保持される。以後同様に、1 ?’
A算サイクルごとに、データb、fおよび下位桁からの
キャリーを加算してデータβが得られ、データa、e及
び下位桁からのキャリーを加算してデータαが得られ、
順次SX7に転送、保持される。
一方、LRIOは、最初演算すべき総バイト数がセット
され、図示しない加算器により演算サイクルの都度、演
算を終了したバイトが減算されてゆく。また、AR12
は、演算サイクルに対応して、図示しないアドレス演算
回路より、MSIに対する書込アドレスが演算サイクル
ごとに与えられる。このアドレスは、本実施例の場合、
図に示すように、112−108−104→100の順
に設定される。LRIOのハイド数、AR12のアドレ
ス及び1R11の命令は、SX7に与えられており、S
X7は、これらの情報に基いて、演算結果のデータの順
序と転送の制?]を次のように実行する。
SX7は、1R11の内容により、命令Aの実行により
演算装置から与えられる演算結果のデータは順序変更が
必要であることを判別する。また、SX7は、LRIO
の値が0である演算サイクルを検出して最終演算を認識
する。そして、この最終演算を認識するか、演算途中で
あってもLRIOの値が16バイト境界を示しているこ
とを認識すると、SX7は、演算結果のデータをMSI
へバースト転送する動作を開始する。すなわち、SX7
は、バースト転送の先頭アドレスとして、最終演算サイ
クル時にAR12に保持されていたアドレス、この場合
100番地をバスMBO9に送出し、その後、δ、T、
β、αの順に得られた演算結果のデータをα、β、γ、
δの順に順序変更してバスMBO9に送出して、16バ
イトのバースト転送によるMSIへの書込みを実行する
このとき、第4図に示すように、バスMBO9へのアド
レスデータ100および演算結果のデータα、β、T、
δの送出は、これらの順に1演算サイクルごとに各デー
タが送出されるように行われる。
前述の本発明の実施例において、SX7は、演算結果の
データのバースト転送の際の順序の必要性の判断、R終
演算の認識、MSIへのデータ転送の開始時期の判断を
、LRIO,1R11,へR12等の内容により行って
いるが、これらは、別の手段、例えばマイクロプログラ
ムによる指示等により行ってもよい。
このように、前述した本発明の実施例によれば、演算回
路は、演算バイト幅の演算毎に、主記憶装置への古込み
のために待たされることがない。従って、例えば、16
バイトの加算で、従来技術は、全処理に12演算サイク
ル時間を必要としたのに対し、本発明の実施例では、同
一の演算を9演算サイクル時間で実行可能である。
〔発明の効果〕
以上説明したように、本発明によれば、演算回路と主記
憶装置との間に、順序変更回路を設けたことにより、演
算結果の得られる順序が、バースト転送による書込みの
順序と同じ場合でも、また逆の場合でも、その順序にか
かわらず全く同様に演算結果をバースト転送により主記
憶装置へ書込むことができる。このため、特に、演算回
路の処理バイト幅より大きい可変長データの演算と演算
結果の主記憶装置への書込みを含む処理を高速で行うこ
とが可能である。
【図面の簡単な説明】
第1図は本発明によるデータの書込み方式の一実施例の
構成図、第2図はその動作の概要を説明する図、第3図
は演算装置への入力データと、その演算結果と、該演算
結果が得られる順序と、主記憶装置への該演算結果のバ
ースト転送の順序を示す図、第4図は従来技術の動作の
概要を説明する図である。 1・・・・・・主記憶装置(MS)、2・・・・・・ロ
ーカルストレージ(LS)、3・・・・・・演算入力レ
ジスタX、4・・・・・・演算入力レジスタY、5・・
・・・・演算回路(ALU)、6・・・・・・演算出力
レジスタ、7・・・・・・順序変更回路、8・・・・・
・演算出力レジスタZ6とSX7を結ぶバス(DB) 
、9・・・・・・SX7とMSIを結ぶバス、10・・
・・・・演算すべき残りバイト数を示すレジスタ(LR
)、11・・・・・・命令レジスタ(iR)、12・・
・・・・MSIのアドレスを保持するレジスタ(AR)
  。

Claims (1)

    【特許請求の範囲】
  1. 1、演算回路と、該演算回路の演算バイト幅の複数倍の
    演算結果のデータをバースト転送により書込むことので
    きる主記憶装置とを備えた情報処理装置において、前記
    演算回路と前記主記憶装置との間に、前記演算回路から
    得られる複数個の演算結果のデータの順序を並べかえる
    順序変更回路を設けたことを特徴とするデータの書込み
    方式。
JP61200163A 1986-08-28 1986-08-28 デ−タの書込み方式 Pending JPS6356722A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61200163A JPS6356722A (ja) 1986-08-28 1986-08-28 デ−タの書込み方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61200163A JPS6356722A (ja) 1986-08-28 1986-08-28 デ−タの書込み方式

Publications (1)

Publication Number Publication Date
JPS6356722A true JPS6356722A (ja) 1988-03-11

Family

ID=16419836

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Application Number Title Priority Date Filing Date
JP61200163A Pending JPS6356722A (ja) 1986-08-28 1986-08-28 デ−タの書込み方式

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JP (1) JPS6356722A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008243323A (ja) * 2007-03-28 2008-10-09 Yokogawa Electric Corp 半導体試験装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JP2008243323A (ja) * 2007-03-28 2008-10-09 Yokogawa Electric Corp 半導体試験装置

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