JPS6356722A - デ−タの書込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置における主記憶装置へのデータ
の書込み方式に係り、特に、演算回路における演算結果
を高速で主記憶装置に書込むことのできるデータの書込
み方式に関する。

〔従来の技術〕

演算回路における演算結果を主記憶装置に書込む動作を
行うデータの書込み処理方式の従来技術として、例えば
、特開昭５７−８３８４６号公報に記載された技術があ
る。この従来技術は、主記憶装置のアクセスバイト幅に
満たないデータの演算処理を、０を付加することなく主
記憶装置のアクセスバイト幅で行い、演算処理結果の全
バイトを主記憶装置に記憶できるようにして、主記憶装
置へのデータの書込み時間を短縮し、演算処理全体の処
理時間を短くするものである。

しかし、演算回路の処理ハイド幅より大きいハイド幅の
データ、特に可変長データを演算し、その結果を主記憶
装置に書込む場合について、この書込みを含む演算処理
全体の処理時間を短縮することに関する従来技術は、見
当らない。

一般に、演算回路は、その処理ハイド幅より大きいバイ
ト幅のデータの演算を行う場合、演算回路の処理バイト
幅の演算と、その演算結果の主記憶装置への書込みを複
数回繰返して行っている。

このような、演算回路の動作と演算処理結果の主記憶装
置への占込み動作に関する従来技術を以下図面により説
明する。

第３図は演算回路への入力データと、その演算結果と、
該演算結果が得られる順序と、主記憶装置への該演算結
果のバースト転送の順序を示すものであり、第４図は従
来技術における演算動作と、演算結果の主起ｊｆｆ装置
への書込み動作を説明する図である。

演算回路は、１６ハイトの入力データａｂｃｄとｅｆｇ
ｈを４バイトづつ加算しその加算結果αβＴδを出力す
る。主記憶装置への加算結果の書込みは、４ハイドの加
算終了毎に行われる。今、演算回路が、４ハイドの入力
データｄ、ｈの加算を行い、加算結果δを得る演算を行
う場合、演算装置は、第４図に示すように、最初の演算
サイクルにおいて、演算ために、Ｘ、Ｙレジスタに入力
データｄ、ｈを取込むとともに、演算結果を格納する主
記憶装置のアドレス、例えば１１２番地をアドレスレジ
スタＡ　Ｒに取込む。このアドレスは、直ちに、主記憶
装置へのバスＭＢＯに送出され、次の演算サイクル時に
、それまでにＺレジスタ内に得られている加算結果δが
バスＭＢＯに送出され、この加算結果δの主記憶装置へ
の書込みが次の演算サイクルで終了する。この動作は、
４ハイド単位で順次行われ、演算結果の主記憶装置への
書込みを含んだ４バイトの演算処理に、３個の演算サイ
クルを必要とし、１６バイト全部の演算終了に１２個の
演算サイクルに相当する時間を必要とする。

〔発明が解決しようとする問題点〕

前述した従来技術は、主記憶装置への書込みサイクル時
間が演算サイクルに比べ長く、演算回路は、その演算処
理バイト幅のデータの演算終了毎に、その演算結果の主
記憶装置への書込み終了まで次の演算処理の実行を持た
なければならないという問題点があった。

このような問題点を解決するため、演算回路による演算
結果をその都度主記憶装置に書込まず、演算結果を別途
容易したレジスタ等に保持しておき、演算結果が一定量
蓄積されたとき、演算結果出力順に、バースト転送によ
り主記憶装置に吉込む方法が考えられる。しかし、この
方法は、演算装置による演算結果出力の順序がバースト
転送による書込み順序と一敗している場合には、効果的
であるが、１０進数の演算のごとく、バースト転送によ
る主記憶装置への書込み順序とは逆の順序で演算結果が
得られる場合には、バースト転送を行うことができない
という問題点がある。

さらに、前述したバースト転送による書込みの順序と逆
の順序で得られる演算結果を一坦ローカルストレージに
格納しておき、演算終了後、新たにバースト転送の順序
にローカルストレージ内の演算結果を読出して主記憶装
置へ転送する方法が考えられる。この方法は、主記憶装
置へ演算結果データをバースト転送するために、ローカ
ルストレージの読出し動作を伴うので、ローカルストレ
ージ内の演算結果が全て読出されるまで、処理が終了し
ないという問題点がある。

本発明の目的は、前述の問題点を解決し、主記憶装置へ
のバースト転送による演算結果の書込み順序とは逆の順
序に７ｚ数の演算結果が得られる場合にも、バースト転
送準備のためのデータ順序変更に処理時間を要すること
なくバースト転送による演算結果の主記憶装置への書込
みを可能とし、特に可変長データの演算と演算結果の主
記憶装置への書込みを含む処理を高速で行い得るように
した情報処理装置におけるデータの書込み方式を提供す
ることにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、演算回路と主記憶装置と
の間に、演算結果データの入力順序と出力順序の関係を
制御する順序変更回路を設けることにより達成される。

〔作用〕

本発明により設けられる順序変更回路は、演算回路によ
る複数の演算結果が、主起・［７３装置への演算結果の
バースト転送の順序と一致した順序で出力される場合に
も、また、逆の順序で出力される場合にも、主記憶装置
に対しては前記バースト転送の順序に従って演算結果を
書込むように動作する。これにより、演算結果の得られ
る順序にかかねらず、演算回路は、主記憶装置のサイク
ル時間、バースト転送のための演奏結果のデータ順序の
変更時間等による待ち時間なく、演算処理を実行するこ
とができる。

〔実施例〕

以下、本発明によるデータの書込み方式の一実施例を図
面により詳細に説明する。

第１図は本発明の一実施例の構成図、第２図はその動作
の概要を説明する図である。第１図において、ｌは主記
憶装置（以下ＭＳという）、２はローカルストレージ（
以下ＬＳという）、３は演算入力レジスタＸ、４は演算
人力レジスタＹ、　　５は演算回路（以下ＡＬＵという
）、６は演算出力レジスタ２．　７は順序変更回路（以
下ＳＸという）、８は演算出力レジスタＺ６とＳＸ７を
結ぶバス（以下ＤＢという）、９はＳＸ７とＭＳＩを結
ぶバス（以下ＭＢＯという）、１０は演算すべき残りバ
イト数を示すレジスタ（以下ＬＲという）、１１は命令
レジスタ（以下ｉＲという）、１２はＭＳＩのアドレス
を保持するレジスタ（以下ＡＲという）である。

本発明によるデータ書込み方式は、第１図に示すように
、演算入力レジスタＸ３およびＹ４．ＡＬＵ５、演算結
果レジスタＺ６より成る演算部が、演算入力データを保
持しているＬＳ２と、ＭＳＩへの演算結果データの書込
みに際し、ＭＳｌへのデータをバースト転送するために
、データの順序を制御するＳＸ７に接続されて構成され
る。また、前記レジスタＸ３．Ｙ４．Ｚ６．ＡＬＵ５お
よびバスＤＢＳ、ＭＢ○９のデータ幅は、全て４バイト
であるとする。

ＡＬＵ５を含む演算部の動作は、第３図により従来技術
の説明とともに述べたと同様に行われる。

すなわち、命令ＡとしてＬＳＺ内に格納されている１６
バイトのデータａｂｃｄとｅｆｇｈの加算を行いその結
果のデータαβγδをＭ　Ｓ　１の１００番地からの１
６バイトの領域に書込む命令が与えられるものとする。

このとき、各４バイトの演算結果は、１６バイトの演算
結果をＭＳＩにバースト転送する順序とは逆の順序で得
られる。

この命令Ａの処理は次のように行われる。

最初の加算のため、レジスタＸ３およびレジスタＹ４に
夫々４ハイドのデータｄおよびデータｈが、ＬＳ２から
読出される。ＡＬＵ５は、これらのデータの加算結果と
してデータδを演算出力レジスタ６に送る。この加算結
果のデータδは、１演算サイクル後ζこハスＤＢＳを経
由してＳＸ７に転送される。ＳＸ７は、後述するように
命令Ａの処理における演算結果の出力順序が、ＭＳＩへ
の演算結果のバースト転送順序と逆順であることを認、
識してデータδを保持する。このデータδのＳＸ７への
転送とＳＸＴ内での保持を行うサイクルでは、次のデー
タＣおよびｇがそれぞれレジスタＸ３およびレジスタＹ
４にＬＳ２から読出され、下位桁、すなわちデータｄと
ｈの加算時のキャリーを含んだ加算がＡ　Ｌ　Ｕ　５で
行われ、加算結果のデータＴとして演算出力レジスタｚ
６に得られる。

データＴは、１演算サイクル後にデータδの場合と同様
にＳＸ７に転送され保持される。以後同様に、１　？’
Ａ算サイクルごとに、データｂ、ｆおよび下位桁からの
キャリーを加算してデータβが得られ、データａ、ｅ及
び下位桁からのキャリーを加算してデータαが得られ、
順次ＳＸ７に転送、保持される。

一方、ＬＲＩＯは、最初演算すべき総バイト数がセット
され、図示しない加算器により演算サイクルの都度、演
算を終了したバイトが減算されてゆく。また、ＡＲ１２
は、演算サイクルに対応して、図示しないアドレス演算
回路より、ＭＳＩに対する書込アドレスが演算サイクル
ごとに与えられる。このアドレスは、本実施例の場合、
図に示すように、１１２−１０８−１０４→１００の順
に設定される。ＬＲＩＯのハイド数、ＡＲ１２のアドレ
ス及び１Ｒ１１の命令は、ＳＸ７に与えられており、Ｓ
Ｘ７は、これらの情報に基いて、演算結果のデータの順
序と転送の制？］を次のように実行する。

ＳＸ７は、１Ｒ１１の内容により、命令Ａの実行により
演算装置から与えられる演算結果のデータは順序変更が
必要であることを判別する。また、ＳＸ７は、ＬＲＩＯ
の値が０である演算サイクルを検出して最終演算を認識
する。そして、この最終演算を認識するか、演算途中で
あってもＬＲＩＯの値が１６バイト境界を示しているこ
とを認識すると、ＳＸ７は、演算結果のデータをＭＳＩ
へバースト転送する動作を開始する。すなわち、ＳＸ７
は、バースト転送の先頭アドレスとして、最終演算サイ
クル時にＡＲ１２に保持されていたアドレス、この場合
１００番地をバスＭＢＯ９に送出し、その後、δ、Ｔ、
β、αの順に得られた演算結果のデータをα、β、γ、
δの順に順序変更してバスＭＢＯ９に送出して、１６バ
イトのバースト転送によるＭＳＩへの書込みを実行する
。

このとき、第４図に示すように、バスＭＢＯ９へのアド
レスデータ１００および演算結果のデータα、β、Ｔ、
δの送出は、これらの順に１演算サイクルごとに各デー
タが送出されるように行われる。

前述の本発明の実施例において、ＳＸ７は、演算結果の
データのバースト転送の際の順序の必要性の判断、Ｒ終
演算の認識、ＭＳＩへのデータ転送の開始時期の判断を
、ＬＲＩＯ，１Ｒ１１，へＲ１２等の内容により行って
いるが、これらは、別の手段、例えばマイクロプログラ
ムによる指示等により行ってもよい。

このように、前述した本発明の実施例によれば、演算回
路は、演算バイト幅の演算毎に、主記憶装置への古込み
のために待たされることがない。従って、例えば、１６
バイトの加算で、従来技術は、全処理に１２演算サイク
ル時間を必要としたのに対し、本発明の実施例では、同
一の演算を９演算サイクル時間で実行可能である。

〔発明の効果〕

以上説明したように、本発明によれば、演算回路と主記
憶装置との間に、順序変更回路を設けたことにより、演
算結果の得られる順序が、バースト転送による書込みの
順序と同じ場合でも、また逆の場合でも、その順序にか
かわらず全く同様に演算結果をバースト転送により主記
憶装置へ書込むことができる。このため、特に、演算回
路の処理バイト幅より大きい可変長データの演算と演算
結果の主記憶装置への書込みを含む処理を高速で行うこ
とが可能である。

【図面の簡単な説明】

第１図は本発明によるデータの書込み方式の一実施例の
構成図、第２図はその動作の概要を説明する図、第３図
は演算装置への入力データと、その演算結果と、該演算
結果が得られる順序と、主記憶装置への該演算結果のバ
ースト転送の順序を示す図、第４図は従来技術の動作の
概要を説明する図である。 １・・・・・・主記憶装置（ＭＳ）、２・・・・・・ロ
ーカルストレージ（ＬＳ）、３・・・・・・演算入力レ
ジスタＸ、４・・・・・・演算入力レジスタＹ、５・・
・・・・演算回路（ＡＬＵ）、６・・・・・・演算出力
レジスタ、７・・・・・・順序変更回路、８・・・・・
・演算出力レジスタＺ６とＳＸ７を結ぶバス（ＤＢ）　
、９・・・・・・ＳＸ７とＭＳＩを結ぶバス、１０・・
・・・・演算すべき残りバイト数を示すレジスタ（ＬＲ
）、１１・・・・・・命令レジスタ（ｉＲ）、１２・・
・・・・ＭＳＩのアドレスを保持するレジスタ（ＡＲ）
　　。

Claims (1)

【特許請求の範囲】
1. １、演算回路と、該演算回路の演算バイト幅の複数倍の
   演算結果のデータをバースト転送により書込むことので
   きる主記憶装置とを備えた情報処理装置において、前記
   演算回路と前記主記憶装置との間に、前記演算回路から
   得られる複数個の演算結果のデータの順序を並べかえる
   順序変更回路を設けたことを特徴とするデータの書込み
   方式。