JPH07120954B2 - デコーダのエラー検出回路 - Google Patents
デコーダのエラー検出回路Info
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- JPH07120954B2 JPH07120954B2 JP63008765A JP876588A JPH07120954B2 JP H07120954 B2 JPH07120954 B2 JP H07120954B2 JP 63008765 A JP63008765 A JP 63008765A JP 876588 A JP876588 A JP 876588A JP H07120954 B2 JPH07120954 B2 JP H07120954B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、排他的な生成論理を持つデコーダの故障検出
に関する。
に関する。
排他的な生成論理を持つデコーダは、エンコードされた
信号から規定されたパターンを検出するために用いられ
る。
信号から規定されたパターンを検出するために用いられ
る。
第５図は、デコーダをレジスタのリード選択信号の発生
に用いた例である。共通のデータ・バスDBに、データ・
バッファ群（B0−B15）520−535を介してレジスタ群（R
0−R15）が接続されている。データ・バッファ群520−5
35は、リードするレジスタを選択する信号SEL0−SEL15
を生成するデコーダ（DEC）541によって選択される。選
択されたデータ・バッファ群520−535のうちの１つは、
当該データ・バッファの入力に接続されているレジスタ
の内容をデータ・バスDBに出力する。
に用いた例である。共通のデータ・バスDBに、データ・
バッファ群（B0−B15）520−535を介してレジスタ群（R
0−R15）が接続されている。データ・バッファ群520−5
35は、リードするレジスタを選択する信号SEL0−SEL15
を生成するデコーダ（DEC）541によって選択される。選
択されたデータ・バッファ群520−535のうちの１つは、
当該データ・バッファの入力に接続されているレジスタ
の内容をデータ・バスDBに出力する。
デコーダ541は、４ビットのエンコードされた入力信号S
ELECTに応じて、第一表に示す真理値表にしたがって出
力SEL0−SEL15を発生する。同時に複数のデータ・バッ
ファを選択すると、データ・バスDB上でデータの競合が
生ずるので、出力信号SEL0−SEL15の生成は、排他的に
設定してある。
ELECTに応じて、第一表に示す真理値表にしたがって出
力SEL0−SEL15を発生する。同時に複数のデータ・バッ
ファを選択すると、データ・バスDB上でデータの競合が
生ずるので、出力信号SEL0−SEL15の生成は、排他的に
設定してある。
今、入力信号SELECTに0001bが指定されたとすると、第
一表に示した真理値表に従って、選択信号SEL1を生成す
る。すると、データ・バッファ（B1）521が選択され、
レジスタ（R1）501の内容がデータ・バスDBに出力され
る。
一表に示した真理値表に従って、選択信号SEL1を生成す
る。すると、データ・バッファ（B1）521が選択され、
レジスタ（R1）501の内容がデータ・バスDBに出力され
る。
この時、デコーダ541に故障があり、誤って出力信号SEL
14も発生してしまったとすると、データ・バッファ（B1
4）534も選択され、レジスタ（R14）514の内容もデータ
・バスDBに出力され、データ・バスDB上では競合が発生
し、レジスタ（R1）501の内容でもレジスタ（R14）514
の内容でもない不定データが存在してしまうことにな
る。
14も発生してしまったとすると、データ・バッファ（B1
4）534も選択され、レジスタ（R14）514の内容もデータ
・バスDBに出力され、データ・バスDB上では競合が発生
し、レジスタ（R1）501の内容でもレジスタ（R14）514
の内容でもない不定データが存在してしまうことにな
る。
上記故障は、故障のために誤って出力されたレジスタ
（R14）514の内容によっては、検出できないものにな
る。すなわち、データ・バスDBがワイアードAND形式で
構成された場合、正しく出力されたレジスタ（R1）501
の内容で“1"のビットが、対応するレジスタ（R14）514
のビットが“1"であれば、データ・バスDBの内容はレジ
スタ（R1）501の内容に等しく、デコーダ541の故障によ
るデータ・バスDBの競合状態を検出することはできな
い。
（R14）514の内容によっては、検出できないものにな
る。すなわち、データ・バスDBがワイアードAND形式で
構成された場合、正しく出力されたレジスタ（R1）501
の内容で“1"のビットが、対応するレジスタ（R14）514
のビットが“1"であれば、データ・バスDBの内容はレジ
スタ（R1）501の内容に等しく、デコーダ541の故障によ
るデータ・バスDBの競合状態を検出することはできな
い。
デコーダ541の故障を検出するために、レジスタ群（R0
−R15）501−515に様々なデータ・パターンを設定し、
データ・バスDBを観測しなければならず、テストに多く
のパターンを必要とする。
−R15）501−515に様々なデータ・パターンを設定し、
データ・バスDBを観測しなければならず、テストに多く
のパターンを必要とする。
少ないテスト・パターンで、故障を検出することは、集
積回路のように膨大な量の製品を短時間でテストする場
合、不可欠な要素になっている。
積回路のように膨大な量の製品を短時間でテストする場
合、不可欠な要素になっている。
排他的な生成論理を持つデコーダにおいて、複数の出力
を発生してしまうような故障が生じたことを検出する方
法としては、第６図に示すような電圧加算器を用いたも
のが使われることがある。
を発生してしまうような故障が生じたことを検出する方
法としては、第６図に示すような電圧加算器を用いたも
のが使われることがある。
第６図において、抵抗（Ｒ）601は片側を電源電圧レベ
ル（VCC）に接続され、抵抗群（ｒ）610−625は片側を
共通して前記抵抗（Ｒ）601のもう一方に接続されてい
る。抵抗群（ｒ）610−625のもう一方は、グラウンド電
圧レベルと接続するスイッチ群（S0−S15）630−645に
接続されている。
ル（VCC）に接続され、抵抗群（ｒ）610−625は片側を
共通して前記抵抗（Ｒ）601のもう一方に接続されてい
る。抵抗群（ｒ）610−625のもう一方は、グラウンド電
圧レベルと接続するスイッチ群（S0−S15）630−645に
接続されている。
抵抗（Ｒ）601と、抵抗群（ｒ）610−625の共通接続信
号は、コンパレータ602に接続されている。コンパレー
タ602は、入力レベルがVCMPV以下になると、出力MSELが
論理“1"レベルになり、スイッチ群（S0−S15）630−64
5が複数オンされたことを検出する。VCMPは、r/（Ｒ＋
ｒ）＊VCCより小さく、r/（2R＋ｒ）＊VCCより大きな、
適当の値を設定する。
号は、コンパレータ602に接続されている。コンパレー
タ602は、入力レベルがVCMPV以下になると、出力MSELが
論理“1"レベルになり、スイッチ群（S0−S15）630−64
5が複数オンされたことを検出する。VCMPは、r/（Ｒ＋
ｒ）＊VCCより小さく、r/（2R＋ｒ）＊VCCより大きな、
適当の値を設定する。
スイッチ群（S0−S15）630−645の制御入力は、排他的
生成論理を持つデコーダの出力SEL0−SEL15に接続され
る。
生成論理を持つデコーダの出力SEL0−SEL15に接続され
る。
前述の例を元に、本回路の動作を説明する。スイッチ群
（S0−S15）630−645の制御入力は、デコーダ541の出力
SEL0−SEL15に直結される。
（S0−S15）630−645の制御入力は、デコーダ541の出力
SEL0−SEL15に直結される。
レジスタ（R1）501を選択するために、デコーダ541が選
択信号SEL1を発生すると、スイッチ（S1）631がオンに
なる。このため、コンパレータ602の入力にはVCCを抵抗
（Ｒ）601と抵抗（ｒ）611で分割した電圧、r/（Ｒ＋
ｒ）＊VCCが印加される。この入力電圧は、比較電圧V
CMPより高いため、コンパレータ602の出力MSELは“0"に
なる。
択信号SEL1を発生すると、スイッチ（S1）631がオンに
なる。このため、コンパレータ602の入力にはVCCを抵抗
（Ｒ）601と抵抗（ｒ）611で分割した電圧、r/（Ｒ＋
ｒ）＊VCCが印加される。この入力電圧は、比較電圧V
CMPより高いため、コンパレータ602の出力MSELは“0"に
なる。
次に、デコーダ541の故障のため、選択信号SEL1の他に
選択信号SEL14を発生した場合を考える。この場合、ス
イッチ（S1）631の他にスイッチ（S14）644がオンにな
り、抵抗群（ｒ）610−625の合成抵抗は、r/2になる。
このため、コンパレータ602の入力には、r/（2R＋ｒ）
＊VCCが印加される。この入力電圧は、比較電圧VCMPよ
り低いため、コンパレータ602の出力MSELは“1"にな
り、デコーダ541が複数の選択信号を誤って出力したこ
とが検出できる。
選択信号SEL14を発生した場合を考える。この場合、ス
イッチ（S1）631の他にスイッチ（S14）644がオンにな
り、抵抗群（ｒ）610−625の合成抵抗は、r/2になる。
このため、コンパレータ602の入力には、r/（2R＋ｒ）
＊VCCが印加される。この入力電圧は、比較電圧VCMPよ
り低いため、コンパレータ602の出力MSELは“1"にな
り、デコーダ541が複数の選択信号を誤って出力したこ
とが検出できる。
以上説明したように、従来の排他的生成論理を持つデコ
ーダの故障検出方式では、抵抗を用いた電圧検出を用い
ているため、各抵抗の精度や温度特性、コンパレータの
基準電圧の設定が安定していることが必要であり、抵抗
の精度や温度特性が不安定である集積回路において安定
した検出結果を得ることができないという欠点があっ
た。
ーダの故障検出方式では、抵抗を用いた電圧検出を用い
ているため、各抵抗の精度や温度特性、コンパレータの
基準電圧の設定が安定していることが必要であり、抵抗
の精度や温度特性が不安定である集積回路において安定
した検出結果を得ることができないという欠点があっ
た。
従来、複数の入力がアクティブであることを検出するた
めに、アナログ素子を用いていたのに対し、本発明では
アナログ素子を全く用いず、論理回路のみで構成すると
いう相違点がある。
めに、アナログ素子を用いていたのに対し、本発明では
アナログ素子を全く用いず、論理回路のみで構成すると
いう相違点がある。
排他的な生成論理を持つデコーダにおいて、前記デコー
ダ出力に対応して結合され、直列に接続されアクティブ
なデコード出力が１つもないことを伝達する第一の検出
手段群、前記デコーダ出力と前記第一の検出手段群に対
応して結合され前記第一の検出手段の出力を用いアクテ
ィブなデコード出力が対応するデコード出力を除いて１
つもないことを伝達する第二の検出手段群を具備し、複
数のアクティブなデコーダ出力が存在することを検出す
ることを特徴とする。
ダ出力に対応して結合され、直列に接続されアクティブ
なデコード出力が１つもないことを伝達する第一の検出
手段群、前記デコーダ出力と前記第一の検出手段群に対
応して結合され前記第一の検出手段の出力を用いアクテ
ィブなデコード出力が対応するデコード出力を除いて１
つもないことを伝達する第二の検出手段群を具備し、複
数のアクティブなデコーダ出力が存在することを検出す
ることを特徴とする。
〔実施例１〕 以下図面を参照して本発明の構成および動作を詳細に説
明する。
明する。
第１図は、本発明の一実施例を示す図であり、第５図に
示したデコーダ541の故障を、検出信号MSELで検出する
ことができる。デコーダの出力信号SEL0−SEL15は、第
一の検出手段群120−134、および第二の検出手段群100
−115に接続される。
示したデコーダ541の故障を、検出信号MSELで検出する
ことができる。デコーダの出力信号SEL0−SEL15は、第
一の検出手段群120−134、および第二の検出手段群100
−115に接続される。
第一の検出手段群120−134は、互いに直列に接続され、
あるデコーダ出力信号SELnがアクティブになった場合、
それより上位に対して、アクティブであるデコーダ出力
信号が１つでもあったことを、論理“0"で通知する。論
理“1"出力は、下位にアクティブなデコーダ出力信号が
１つも無いことを示す。最下位の第一の検出手段120の
入力inは、下位にアクテイブなデコーダ出力が無いた
め、論理1"に固定する。
あるデコーダ出力信号SELnがアクティブになった場合、
それより上位に対して、アクティブであるデコーダ出力
信号が１つでもあったことを、論理“0"で通知する。論
理“1"出力は、下位にアクティブなデコーダ出力信号が
１つも無いことを示す。最下位の第一の検出手段120の
入力inは、下位にアクテイブなデコーダ出力が無いた
め、論理1"に固定する。
第二の検出手段群100−115は、互いに直列に接続され、
あるデコーダ出力信号SELnがアクティブになった場合、
それより上記に対して、アクティブであるデコーダ出力
信号が下位側に自分以外にもあったことを、論理“0"で
通知する。第二の検出手段100−115は、デコーダ出力信
号SELnの他に、対応する第一の検出手段120−134の入力
信号を接続している。論理“1"出力は、下位にアクティ
ブなデコーダ出力信号が２つ以上無いことを示す。最下
位の第二の検出手段100の入力inは、下位にアクテイブ
なデコーダ出力が１つもないため、論理1"に固定し、更
に入力cn−１はより下位のデコーダ出力がないため、論
理1"に固定する。
あるデコーダ出力信号SELnがアクティブになった場合、
それより上記に対して、アクティブであるデコーダ出力
信号が下位側に自分以外にもあったことを、論理“0"で
通知する。第二の検出手段100−115は、デコーダ出力信
号SELnの他に、対応する第一の検出手段120−134の入力
信号を接続している。論理“1"出力は、下位にアクティ
ブなデコーダ出力信号が２つ以上無いことを示す。最下
位の第二の検出手段100の入力inは、下位にアクテイブ
なデコーダ出力が１つもないため、論理1"に固定し、更
に入力cn−１はより下位のデコーダ出力がないため、論
理1"に固定する。
インバータ141は、故障検出信号MSELが論理“1"で、ア
クティブであるデコーダ出力信号が複数であったことを
示すために、最上位の第二の検出手段115の出力を反転
する。
クティブであるデコーダ出力信号が複数であったことを
示すために、最上位の第二の検出手段115の出力を反転
する。
第２図（ａ）に第二の検出手段110−115、（ｂ）に第一
の検出手段120−134の具体的な構成を示す。それぞれ真
理値表を第二表、ならびに第三表に示す。
の検出手段120−134の具体的な構成を示す。それぞれ真
理値表を第二表、ならびに第三表に示す。
次に、本実施例の動作について具体的に説明する。
まず、デコーダ541が正常に動作する場合について、す
なわちデコーダ出力SEL1のみがアクティブである場合に
ついて述べる。最下位の第一の検出手段120は、デコー
ダ出力信号SEL0がインアクティブであるため、次段の第
一の検出手段121に対して論理“1"を出力する。２番目
の第一の検出手段121は、デコーダ出力信号SEL1がアク
ティブであるため、次段の第１の検出手段122に対して
論理“0"を出力する。３番目以降の第一の検出手段群12
2−134は、前段の第一の検出手段群121−133が論理“0"
を出力するため、すべて論理“0"を出力する。
なわちデコーダ出力SEL1のみがアクティブである場合に
ついて述べる。最下位の第一の検出手段120は、デコー
ダ出力信号SEL0がインアクティブであるため、次段の第
一の検出手段121に対して論理“1"を出力する。２番目
の第一の検出手段121は、デコーダ出力信号SEL1がアク
ティブであるため、次段の第１の検出手段122に対して
論理“0"を出力する。３番目以降の第一の検出手段群12
2−134は、前段の第一の検出手段群121−133が論理“0"
を出力するため、すべて論理“0"を出力する。
最下位の第二の検出手段100は、デコーダ出力信号SEL0
がインアクティブであるため、次段の第二の検出手段10
1に対して論理“1"を出力する。２番目の第二の検出手
段101は、デコーダ出力信号SEL1がアクティブである
が、最下位の第一の検出手段120が論理“1"を出力して
いるので、次段の第一の検出手段102に対して論理“1"
を出力する。３番目以降の第一の検出手段群102−115
は、前段の第二の検出手段群101−114が論理“1"を出力
し、しかもデコーダ出力信号SEL2−SEL15がすべてイン
アクティブであるため、すべて論理“1"を出力する。
がインアクティブであるため、次段の第二の検出手段10
1に対して論理“1"を出力する。２番目の第二の検出手
段101は、デコーダ出力信号SEL1がアクティブである
が、最下位の第一の検出手段120が論理“1"を出力して
いるので、次段の第一の検出手段102に対して論理“1"
を出力する。３番目以降の第一の検出手段群102−115
は、前段の第二の検出手段群101−114が論理“1"を出力
し、しかもデコーダ出力信号SEL2−SEL15がすべてイン
アクティブであるため、すべて論理“1"を出力する。
したがって、故障検出信号MSELは、最上位の第二の検出
手段115の出力“1"の反転値“0"を示し、デコーダ541に
故障がないことを検出できる。
手段115の出力“1"の反転値“0"を示し、デコーダ541に
故障がないことを検出できる。
次に、デコーダ541が誤動作する場合について、すなわ
ちデコーダ出力SEL1、ならびにSEL14がアクティブであ
る場合について述べる。第一の検出手段群120−133、第
二の検出手段群100−113に関しては、前述の正常動作と
同じ動作を行う。すなわち、14番目の第二の検出手段13
3は論理“0"を、14番目の第一の検出手段113は論理“1"
をそれぞれ出力する。
ちデコーダ出力SEL1、ならびにSEL14がアクティブであ
る場合について述べる。第一の検出手段群120−133、第
二の検出手段群100−113に関しては、前述の正常動作と
同じ動作を行う。すなわち、14番目の第二の検出手段13
3は論理“0"を、14番目の第一の検出手段113は論理“1"
をそれぞれ出力する。
15番目の第二の検出手段114は、14番目の検出手段133が
論理“0"を、デコーダ出力信号SEL14がアクティブのた
め、論理“0"を出力する。したがって、最上位（16番
目）の第二の検出手段115は、最上位（15番目）の第一
の検出手段134の出力、ならびにデコーダ出力信号SEL11
5の値にかかわらず、論理“0"を出力する。
論理“0"を、デコーダ出力信号SEL14がアクティブのた
め、論理“0"を出力する。したがって、最上位（16番
目）の第二の検出手段115は、最上位（15番目）の第一
の検出手段134の出力、ならびにデコーダ出力信号SEL11
5の値にかかわらず、論理“0"を出力する。
したがって、故障検出信号MSELは、最上位の第二の検出
手段115の出力“0"の反転値“1"を示し、デコーダ541に
故障があったことを検出できる。
手段115の出力“0"の反転値“1"を示し、デコーダ541に
故障があったことを検出できる。
本動作例では、２つのデコード出力信号（SEL1,SEL14）
がアクティブになった場合について説明したが、３つ以
上のデコード出力信号がアクティブになった場合でも、
デコード出力信号が２つアクティブになったことを検出
すると、以降の第二の検出手段群が論理“0"を継続的に
通知するので、デコーダ541が複数のデコード出力信号
を発生するという故障を検出できることは明らかであ
る。
がアクティブになった場合について説明したが、３つ以
上のデコード出力信号がアクティブになった場合でも、
デコード出力信号が２つアクティブになったことを検出
すると、以降の第二の検出手段群が論理“0"を継続的に
通知するので、デコーダ541が複数のデコード出力信号
を発生するという故障を検出できることは明らかであ
る。
〔実施例２〕 次に、本発明の別の一実施例について説明する。
第３図は、本発明の別の一実施例の構成を示す図面であ
り、第一の検出手段群、ならびに第二の検出手段群を単
純なトランジスタで構成しており、加えて二相クロック
信号CLK1,CLK2を用いたダイナミック動作を行っている
点が特徴である。
り、第一の検出手段群、ならびに第二の検出手段群を単
純なトランジスタで構成しており、加えて二相クロック
信号CLK1,CLK2を用いたダイナミック動作を行っている
点が特徴である。
第４図は、二相クロック信号CLK1,CLK2、ならびにデコ
ード出力信号SELn/（“/"は負論理信号であることを示
す）のタイミングを示すものである。
ード出力信号SELn/（“/"は負論理信号であることを示
す）のタイミングを示すものである。
検出動作は、第二のクロック信号CLK2のアクティブ期間
中に行われ、トランジスタ321、ならびにインバータ322
で構成されるラッチによって、次の第二のクロック信号
CLK2発生まで、故障検出信号MSELとして出力される。
中に行われ、トランジスタ321、ならびにインバータ322
で構成されるラッチによって、次の第二のクロック信号
CLK2発生まで、故障検出信号MSELとして出力される。
第一の検出手段は、トランジスタ322,333によって構成
され、出力outsは第一のクロック信号CLK1のアクティブ
期間中、トランジスタ332によってディスチャージさ
れ、論理“0"レベルとなる。デコーダ出力信号SELn/は
第二のクロック信号CLK2のアクティブ期間中、アクティ
ブ（論理“0"）ならば、出力信号outsはディスチャージ
されたままの論理“0"を、インアクティブ（論理“1"）
ならば、出力信号outsは前段からの入力insをそのまま
伝達する。
され、出力outsは第一のクロック信号CLK1のアクティブ
期間中、トランジスタ332によってディスチャージさ
れ、論理“0"レベルとなる。デコーダ出力信号SELn/は
第二のクロック信号CLK2のアクティブ期間中、アクティ
ブ（論理“0"）ならば、出力信号outsはディスチャージ
されたままの論理“0"を、インアクティブ（論理“1"）
ならば、出力信号outsは前段からの入力insをそのまま
伝達する。
第二の検出手段は、トランジスタ331,334,335によって
構成され、出力outmは第一のクロック信号CLK1のアクテ
ィブ期間中、トランジスタ331によってディスチャージ
され、論理“0"レベルとなる。デコーダ出力信号SELn/
は第二のクロック信号CLK2のアクティブ期間中、インア
クティブ（論理“1"）ならば、出力信号outmは前段から
の入力inmをそのまま伝達し、アクティブ（論理“0"）
ならば、出力信号outmはトランジスタ335によってVCCレ
ベル論理“1"にプルアップされる。
構成され、出力outmは第一のクロック信号CLK1のアクテ
ィブ期間中、トランジスタ331によってディスチャージ
され、論理“0"レベルとなる。デコーダ出力信号SELn/
は第二のクロック信号CLK2のアクティブ期間中、インア
クティブ（論理“1"）ならば、出力信号outmは前段から
の入力inmをそのまま伝達し、アクティブ（論理“0"）
ならば、出力信号outmはトランジスタ335によってVCCレ
ベル論理“1"にプルアップされる。
本構成では、第一の実施例と比較して単純なトランジス
タのみによって構成しているため、多くのハードウェア
を必要としない点で有利である。
タのみによって構成しているため、多くのハードウェア
を必要としない点で有利である。
以上説明したように、本発明を用いることで、素子の精
度や温度特性に依存しないデコーダの故障検出方式によ
り、少ないテスト・パターンによりデコーダを含む機能
テストができる。
度や温度特性に依存しないデコーダの故障検出方式によ
り、少ないテスト・パターンによりデコーダを含む機能
テストができる。
さらに、本発明は排他的な積項のみで構成されるPLA（P
rogrammable Logic Array）に対して、積平面の故障検
出に用いることができる。
rogrammable Logic Array）に対して、積平面の故障検
出に用いることができる。
また、検出手段を階層化することによって、３以上の任
意のアクティブ信号を発生するような故障発生（２まで
は正常動作とするような場合）を検出することもできる
ことは明らかである。
意のアクティブ信号を発生するような故障発生（２まで
は正常動作とするような場合）を検出することもできる
ことは明らかである。
第１図は本発明な一実施例の構成を示す図面、第２図は
本発明の一実施例における第一の検出手段、ならびに第
二の検出手段の具体的な構成を示す図面、第３図は本発
明の別の実施例の構成を示す図面、第４図は本発明の別
の実施例におけるタイミングを示す図面、第５図は排他
的な生成論理を持つデコーダを用いたレジスタ・ファイ
ルの構成を示す図面、第６図は従来の故障検出回路の構
成を示す図面である。 100−115……第二の検出手段群、120−134……第一の検
出手段群、141……インバータ、201,203,204,205……２
入力ANDゲート、202……２入力ORゲート、300−315……
第一ならびに第二の検出手段群、321,331−335……トラ
ンジスタ、322……インバータ、500−515……レジスタ
群、520−535……データ・バッファ群、541……デコー
ダ、601,610−625……抵抗、630−645……スイッチ群。
本発明の一実施例における第一の検出手段、ならびに第
二の検出手段の具体的な構成を示す図面、第３図は本発
明の別の実施例の構成を示す図面、第４図は本発明の別
の実施例におけるタイミングを示す図面、第５図は排他
的な生成論理を持つデコーダを用いたレジスタ・ファイ
ルの構成を示す図面、第６図は従来の故障検出回路の構
成を示す図面である。 100−115……第二の検出手段群、120−134……第一の検
出手段群、141……インバータ、201,203,204,205……２
入力ANDゲート、202……２入力ORゲート、300−315……
第一ならびに第二の検出手段群、321,331−335……トラ
ンジスタ、322……インバータ、500−515……レジスタ
群、520−535……データ・バッファ群、541……デコー
ダ、601,610−625……抵抗、630−645……スイッチ群。
Claims (1)
- 【請求項１】排他的な生成論理を持つデコーダにおい
て、前記デコーダ出力に対応して結合され、直列に接続
されアクティブなデコード出力が１つもないことを伝達
する第一の検出手段群、前記デコーダ出力と前記第一の
検出手段群に対応して結合され、直列に接続され前記第
一の検出手段の出力を用い、前記デコーダの出力のうち
アクティブなデコード出力が対応するデコード出力を除
いて１つもないことを伝達する第二の検出手段群を具備
し、複数のアクティブなデコーダ出力が存在することを
検出することを特徴とする、エラー検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008765A JPH07120954B2 (ja) | 1988-01-18 | 1988-01-18 | デコーダのエラー検出回路 |
| EP89300436A EP0325423B1 (en) | 1988-01-18 | 1989-01-18 | An error detecting circuit for a decoder |
| DE89300436T DE68910838T2 (de) | 1988-01-18 | 1989-01-18 | Fehlererkennungsschaltung für einen Dekodierer. |
| US07/298,369 US4949343A (en) | 1988-01-18 | 1989-01-18 | Error detecting circuit for a decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008765A JPH07120954B2 (ja) | 1988-01-18 | 1988-01-18 | デコーダのエラー検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01183919A JPH01183919A (ja) | 1989-07-21 |
| JPH07120954B2 true JPH07120954B2 (ja) | 1995-12-20 |
Family
ID=11702007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008765A Expired - Lifetime JPH07120954B2 (ja) | 1988-01-18 | 1988-01-18 | デコーダのエラー検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4949343A (ja) |
| EP (1) | EP0325423B1 (ja) |
| JP (1) | JPH07120954B2 (ja) |
| DE (1) | DE68910838T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2513514Y2 (ja) * | 1989-12-04 | 1996-10-09 | カシオ計算機株式会社 | デコ―ド回路 |
| JPH03189736A (ja) * | 1989-12-19 | 1991-08-19 | Nec Corp | 選択回路の障害検出方式 |
| GB9421552D0 (en) * | 1994-10-26 | 1994-12-14 | Philips Electronics Uk Ltd | Improvements in or relating to data communication |
| US5995016A (en) * | 1996-12-17 | 1999-11-30 | Rambus Inc. | Method and apparatus for N choose M device selection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3744024A (en) * | 1972-01-03 | 1973-07-03 | Stromberg Carlson Corp | Circuit for detecting the presence of other than one-bit-out-of-n bits |
| US3886520A (en) * | 1974-04-03 | 1975-05-27 | Sperry Rand Corp | Checking circuit for a 1-out-of-n decoder |
| US4087786A (en) * | 1976-12-08 | 1978-05-02 | Bell Telephone Laboratories, Incorporated | One-bit-out-of-N-bit checking circuit |
| US4320512A (en) * | 1980-06-23 | 1982-03-16 | The Bendix Corporation | Monitored digital system |
| US4380813A (en) * | 1981-04-01 | 1983-04-19 | International Business Machines Corp. | Error checking of mutually-exclusive control signals |
-
1988
- 1988-01-18 JP JP63008765A patent/JPH07120954B2/ja not_active Expired - Lifetime
-
1989
- 1989-01-18 EP EP89300436A patent/EP0325423B1/en not_active Expired - Lifetime
- 1989-01-18 DE DE89300436T patent/DE68910838T2/de not_active Expired - Fee Related
- 1989-01-18 US US07/298,369 patent/US4949343A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68910838T2 (de) | 1994-03-17 |
| US4949343A (en) | 1990-08-14 |
| EP0325423A2 (en) | 1989-07-26 |
| EP0325423A3 (en) | 1990-03-21 |
| EP0325423B1 (en) | 1993-11-24 |
| DE68910838D1 (de) | 1994-01-05 |
| JPH01183919A (ja) | 1989-07-21 |
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