JPH07120506A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH07120506A JPH07120506A JP5266335A JP26633593A JPH07120506A JP H07120506 A JPH07120506 A JP H07120506A JP 5266335 A JP5266335 A JP 5266335A JP 26633593 A JP26633593 A JP 26633593A JP H07120506 A JPH07120506 A JP H07120506A
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- JP
- Japan
- Prior art keywords
- transistor
- base
- differential pair
- voltage source
- mirror circuit
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Abstract
(57)【要約】
【目的】差動対の一方入力に設けた容量を調整し、カレ
ントミラー回路を動作制御することにより、入力信号に
対し所望の遅延時間を持たせた出力を得る。 【構成】差動対1 のＱ1 のベースには定電圧源Ｖ1 が、
Ｑ2 のベースには可変電圧源Ｖ2 が接続される。差動対
2 のＱ3 のベースには定電圧源Ｖ1 が、Ｑ4 にはコンデ
ンサＣ1 が接続される。カレントミラー回路3 の一方出
力端Ｑ5 のコレクタ及びベースは差動対2 のＱ3 のコレ
クタに接続され、他方出力端Ｑ6 のコレクタは出力信号
端子OUT に接続される。カレントミラー回路4 の一方出
力端Ｑ7 のコレクタ及びベースは電流源Ｉ3 に接続さ
れ、他方出力端Ｑ8 のコレクタはコンデンサＣ1 が接続
された差動対2 のＱ4 のベースに接続される。トランジ
スタＱ8 のエミッタと差動対1 のトランジスタＱ2 のコ
レクタは接続されこの電流路5によって可変電圧源Ｖ2
に応じてカレントミラー回路4 を遮断するようになって
いる。
ントミラー回路を動作制御することにより、入力信号に
対し所望の遅延時間を持たせた出力を得る。 【構成】差動対1 のＱ1 のベースには定電圧源Ｖ1 が、
Ｑ2 のベースには可変電圧源Ｖ2 が接続される。差動対
2 のＱ3 のベースには定電圧源Ｖ1 が、Ｑ4 にはコンデ
ンサＣ1 が接続される。カレントミラー回路3 の一方出
力端Ｑ5 のコレクタ及びベースは差動対2 のＱ3 のコレ
クタに接続され、他方出力端Ｑ6 のコレクタは出力信号
端子OUT に接続される。カレントミラー回路4 の一方出
力端Ｑ7 のコレクタ及びベースは電流源Ｉ3 に接続さ
れ、他方出力端Ｑ8 のコレクタはコンデンサＣ1 が接続
された差動対2 のＱ4 のベースに接続される。トランジ
スタＱ8 のエミッタと差動対1 のトランジスタＱ2 のコ
レクタは接続されこの電流路5によって可変電圧源Ｖ2
に応じてカレントミラー回路4 を遮断するようになって
いる。
Description
【０００１】
【産業上の利用分野】この発明は特に信号入力に対して
所定のタイミングで信号出力するコンパレータ回路に関
する。
所定のタイミングで信号出力するコンパレータ回路に関
する。
【０００２】
【従来の技術】図２は従来のコンパレータ回路の構成を
示す回路図である。エミッタが定電流源Ｉ11に共通接続
された差動対の一方のトランジスタＱ11のベースには定
電圧源Ｖ1 が与えられ、差動対の他方のトランジスタＱ
12のベースには可変電圧源Ｖ2が与えられる。Ｑ11のコ
レクタは電源Ｖccに接続され、Ｑ12のコレクタは、電源
Ｖccから抵抗Ｒ11，Ｒ12をそれぞれ介したトランジスタ
Ｑ13，Ｑ14からなるカレントミラー回路の一方出力端
（Ｑ13側）に接続されている。カレントミラー回路の他
方出力端となるＱ14のコレクタは出力端OUT に接続され
ると共に抵抗Ｒ13を介して接地される。
示す回路図である。エミッタが定電流源Ｉ11に共通接続
された差動対の一方のトランジスタＱ11のベースには定
電圧源Ｖ1 が与えられ、差動対の他方のトランジスタＱ
12のベースには可変電圧源Ｖ2が与えられる。Ｑ11のコ
レクタは電源Ｖccに接続され、Ｑ12のコレクタは、電源
Ｖccから抵抗Ｒ11，Ｒ12をそれぞれ介したトランジスタ
Ｑ13，Ｑ14からなるカレントミラー回路の一方出力端
（Ｑ13側）に接続されている。カレントミラー回路の他
方出力端となるＱ14のコレクタは出力端OUT に接続され
ると共に抵抗Ｒ13を介して接地される。
【０００３】上記構成の回路動作は次のようである。定
電圧源Ｖ1 よりも可変電圧源Ｖ2 が大きい場合、トラン
ジスタＱ12がオンし、Ｉ11の電流がＱ13，Ｑ14のカレン
トミラー回路に流れ、出力OUT は“Ｈ”レベルになる。
電圧源Ｖ1 よりも可変電圧源Ｖ2 が大きい場合、トラン
ジスタＱ12がオンし、Ｉ11の電流がＱ13，Ｑ14のカレン
トミラー回路に流れ、出力OUT は“Ｈ”レベルになる。
【０００４】また、定電圧源Ｖ1 よりも可変電圧源Ｖ2
が小さい場合、トランジスタＱ12がオフし、Ｑ11がオン
するのでＩ11の電流がＱ11に流れ、カレントミラー回路
は働かず出力OUT は“Ｌ”レベルになる。
が小さい場合、トランジスタＱ12がオフし、Ｑ11がオン
するのでＩ11の電流がＱ11に流れ、カレントミラー回路
は働かず出力OUT は“Ｌ”レベルになる。
【０００５】このような構成では、入力信号に対し、出
力信号は追従して出力OUT に現れ、遅延制御できない。
これには、種々の回路構成の複数個の信号出力に対し、
所定のタイミングをもって対処しなければならない場合
に不利である。
力信号は追従して出力OUT に現れ、遅延制御できない。
これには、種々の回路構成の複数個の信号出力に対し、
所定のタイミングをもって対処しなければならない場合
に不利である。
【０００６】
【発明が解決しようとする課題】このように、従来では
入力に対し、出力の所定のタイミングの遅延制御ができ
ないという欠点がある。この発明は上記のような事情を
考慮してなされたものであり、その目的は、入力信号に
対する出力信号の遅延制御機能を回路内に持たせるコン
パレータ回路を提供することにある。
入力に対し、出力の所定のタイミングの遅延制御ができ
ないという欠点がある。この発明は上記のような事情を
考慮してなされたものであり、その目的は、入力信号に
対する出力信号の遅延制御機能を回路内に持たせるコン
パレータ回路を提供することにある。
【０００７】
【課題を解決するための手段】この発明のコンパレータ
回路は、一方入力のベースに定電圧源が接続され、他方
入力のベースに可変電圧源が接続され、各エミッタが第
１の定電流源に共通接続される第１の差動対トランジス
タと、一方入力のベースに前記定電圧源が接続され、他
方入力のベースに容量手段が接続され、各エミッタが第
２の定電流源に共通接続される第２の差動対トランジス
タと、一方出力端が前記第２の差動対における一方入力
トランジスタのコレクタに接続され、他方出力端が出力
信号端子に接続される第１カレントミラー回路と、一方
出力端が第３の電流源に接続され、他方出力端が前記容
量手段が接続された第２の差動対の他方入力のベースに
接続される第２カレントミラー回路と、前記第２カレン
トミラー回路の他方出力端におけるエミッタ電流路と前
記第１の差動対における他方入力トランジスタのコレク
タが接続され、前記可変電圧源に応じて前記第２カレン
トミラー回路を遮断するバイパス手段とを具備したこと
を特徴とする。
回路は、一方入力のベースに定電圧源が接続され、他方
入力のベースに可変電圧源が接続され、各エミッタが第
１の定電流源に共通接続される第１の差動対トランジス
タと、一方入力のベースに前記定電圧源が接続され、他
方入力のベースに容量手段が接続され、各エミッタが第
２の定電流源に共通接続される第２の差動対トランジス
タと、一方出力端が前記第２の差動対における一方入力
トランジスタのコレクタに接続され、他方出力端が出力
信号端子に接続される第１カレントミラー回路と、一方
出力端が第３の電流源に接続され、他方出力端が前記容
量手段が接続された第２の差動対の他方入力のベースに
接続される第２カレントミラー回路と、前記第２カレン
トミラー回路の他方出力端におけるエミッタ電流路と前
記第１の差動対における他方入力トランジスタのコレク
タが接続され、前記可変電圧源に応じて前記第２カレン
トミラー回路を遮断するバイパス手段とを具備したこと
を特徴とする。
【０００８】
【作用】出力信号端子の立ち上がりのタイミングを遅延
させるために、バイパス手段によって第２カレントミラ
ー回路が電流供給を止めた後、容量手段に充電されてい
た電荷を第２の差動対の他方入力トランジスタのベース
電流分放電させる。この放電時間で遅延時間を作る。こ
の放電でこの第２の差動対の他方入力トランジスタのベ
ース電位が定電圧源の電圧まで下がりその後、定電圧源
側の入力電圧の方が大きく見え、第１カレントミラー回
路が作動し、出力信号端子が立ち上がる。
させるために、バイパス手段によって第２カレントミラ
ー回路が電流供給を止めた後、容量手段に充電されてい
た電荷を第２の差動対の他方入力トランジスタのベース
電流分放電させる。この放電時間で遅延時間を作る。こ
の放電でこの第２の差動対の他方入力トランジスタのベ
ース電位が定電圧源の電圧まで下がりその後、定電圧源
側の入力電圧の方が大きく見え、第１カレントミラー回
路が作動し、出力信号端子が立ち上がる。
【０００９】出力信号端子の立ち下がりのタイミングを
遅延させるために、第２カレントミラー回路による容量
手段の充電がなされる。この充電時間で遅延時間を作
る。この充電で第２の差動対の他方入力トランジスタの
ベース電位が定電圧源の電圧まで上りその後、定電圧源
側の入力電圧の方が小さく見え、第１カレントミラー回
路が停止し、出力信号端子が立ち下がる。
遅延させるために、第２カレントミラー回路による容量
手段の充電がなされる。この充電時間で遅延時間を作
る。この充電で第２の差動対の他方入力トランジスタの
ベース電位が定電圧源の電圧まで上りその後、定電圧源
側の入力電圧の方が小さく見え、第１カレントミラー回
路が停止し、出力信号端子が立ち下がる。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例によるコンパレ
ータ回路の構成を示す回路図である。第１の差動対1 の
一方のＮＰＮトランジスタＱ1 のベースには定電圧源Ｖ
1 が接続され、他方のＮＰＮトランジスタＱ2 ベースに
は可変電圧源Ｖ2 が接続されている。この差動対1 の各
エミッタは定電流源Ｉ1 に共通接続されている。
り説明する。図１はこの発明の一実施例によるコンパレ
ータ回路の構成を示す回路図である。第１の差動対1 の
一方のＮＰＮトランジスタＱ1 のベースには定電圧源Ｖ
1 が接続され、他方のＮＰＮトランジスタＱ2 ベースに
は可変電圧源Ｖ2 が接続されている。この差動対1 の各
エミッタは定電流源Ｉ1 に共通接続されている。
【００１１】第２の差動対2 の一方のＮＰＮトランジス
タＱ3 のベースには定電圧源Ｖ1 が接続され、他方のＮ
ＰＮトランジスタＱ4 のベースと接地間にはコンデンサ
Ｃ1が接続されている。この差動対2 の各エミッタは定
電流源Ｉ2 に共通接続されている。
タＱ3 のベースには定電圧源Ｖ1 が接続され、他方のＮ
ＰＮトランジスタＱ4 のベースと接地間にはコンデンサ
Ｃ1が接続されている。この差動対2 の各エミッタは定
電流源Ｉ2 に共通接続されている。
【００１２】第１のカレントミラー回路3 は電源Ｖccか
ら抵抗Ｒ1 ，Ｒ2 をそれぞれ介したＰＮＰトランジスタ
Ｑ5 ，Ｑ6 からなり、トランジスタＱ5 のコレクタ及び
ベースは差動対2 のトランジスタＱ3 のコレクタに接続
されている。また、カレントミラー回路3 のトランジス
タＱ6 のベースはトランジスタＱ5 のベースに接続さ
れ、Ｑ6 のコレクタは出力信号端子OUT に接続されると
共に抵抗Ｒ3 を介して接地されている。
ら抵抗Ｒ1 ，Ｒ2 をそれぞれ介したＰＮＰトランジスタ
Ｑ5 ，Ｑ6 からなり、トランジスタＱ5 のコレクタ及び
ベースは差動対2 のトランジスタＱ3 のコレクタに接続
されている。また、カレントミラー回路3 のトランジス
タＱ6 のベースはトランジスタＱ5 のベースに接続さ
れ、Ｑ6 のコレクタは出力信号端子OUT に接続されると
共に抵抗Ｒ3 を介して接地されている。
【００１３】第２のカレントミラー回路4 は電源Ｖccか
ら抵抗Ｒ4 ，Ｒ5 をそれぞれ介したＰＮＰトランジスタ
Ｑ7 ，Ｑ8 からなり、トランジスタＱ7 のコレクタ及び
ベースは電流源Ｉ3 に接続されている。また、カレント
ミラー回路4 のトランジスタＱ8 のベースはトランジス
タＱ7 のベースに接続され、Ｑ8 のコレクタは上記コン
デンサＣ1 が接続された差動対2 のトランジスタＱ4 の
ベースに接続されている。
ら抵抗Ｒ4 ，Ｒ5 をそれぞれ介したＰＮＰトランジスタ
Ｑ7 ，Ｑ8 からなり、トランジスタＱ7 のコレクタ及び
ベースは電流源Ｉ3 に接続されている。また、カレント
ミラー回路4 のトランジスタＱ8 のベースはトランジス
タＱ7 のベースに接続され、Ｑ8 のコレクタは上記コン
デンサＣ1 が接続された差動対2 のトランジスタＱ4 の
ベースに接続されている。
【００１４】さらに、カレントミラー回路4 のトランジ
スタＱ8 のエミッタと上記差動対1におけるトランジス
タＱ2 のコレクタは接続されている。この電流路5 によ
って可変電圧源Ｖ2 に応じてカレントミラー回路4 を遮
断するようになっている。
スタＱ8 のエミッタと上記差動対1におけるトランジス
タＱ2 のコレクタは接続されている。この電流路5 によ
って可変電圧源Ｖ2 に応じてカレントミラー回路4 を遮
断するようになっている。
【００１５】以下、上記実施例回路の動作を説明する。
まず、イニシャル状態として、電圧値が、定電圧源Ｖ1
＞可変電圧源Ｖ2 のとき、カレントミラー回路4 によ
り、トランジスタＱ8 に電流Ｉ3 が流れる。これによ
り、コンデンサＣ1 に電荷が充電され、トランジスタＱ
8 は飽和する。よって、トランジスタＱ4 のベース電位
点Ｐにかかる電位Ｖp は Ｖp ＝Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce …(1) （Ｑ8ce はＱ8 のコレクタ，エミッタ間電圧）となり、
コンデンサＣ1 に充電される電荷Ｃ1qは Ｃ1q＝Ｃ・（Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce ） …(2) であり、このとき、信号出力端子OUT は“Ｌ”レベルで
ある。
まず、イニシャル状態として、電圧値が、定電圧源Ｖ1
＞可変電圧源Ｖ2 のとき、カレントミラー回路4 によ
り、トランジスタＱ8 に電流Ｉ3 が流れる。これによ
り、コンデンサＣ1 に電荷が充電され、トランジスタＱ
8 は飽和する。よって、トランジスタＱ4 のベース電位
点Ｐにかかる電位Ｖp は Ｖp ＝Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce …(1) （Ｑ8ce はＱ8 のコレクタ，エミッタ間電圧）となり、
コンデンサＣ1 に充電される電荷Ｃ1qは Ｃ1q＝Ｃ・（Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce ） …(2) であり、このとき、信号出力端子OUT は“Ｌ”レベルで
ある。
【００１６】実際の動作において、まずＶ1 ＜Ｖ2 の場
合、トランジスタＱ2 がオンし電流路5 を介してＩ1 の
電流が流れる。このため、トランジスタＱ8 はカットオ
フしカレントミラー回路4 が遮断される。すると、コン
デンサＣ1 に充電された電荷Ｃ1qがトランジスタＱ4 の
ベース電流分放電される。この放電動作が終了するまで
の間、Ｖ1 ＜Ｖp となっており端子OUT は“Ｌ”レベル
である。この放電動作が終了するとＶ1 ＞Ｖp となり、
カレントミラー回路3 が作動し、端子OUT は“Ｈ”レベ
ルになる。
合、トランジスタＱ2 がオンし電流路5 を介してＩ1 の
電流が流れる。このため、トランジスタＱ8 はカットオ
フしカレントミラー回路4 が遮断される。すると、コン
デンサＣ1 に充電された電荷Ｃ1qがトランジスタＱ4 の
ベース電流分放電される。この放電動作が終了するまで
の間、Ｖ1 ＜Ｖp となっており端子OUT は“Ｌ”レベル
である。この放電動作が終了するとＶ1 ＞Ｖp となり、
カレントミラー回路3 が作動し、端子OUT は“Ｈ”レベ
ルになる。
【００１７】すなわち、信号出力端子OUT は次式に示す
放電時間ｔｄ1 だけＶ2 の変化に比べて遅延して立ち上
がることになる。 ｔｄ1 ＝Ｃ1 ・（Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce −Ｖ1 ）／Ｉ3 …(3) 次に、Ｖ1 ＞Ｖ2 の場合、トランジスタＱ2 がオフし、
カレントミラー回路4が作動し、トランジスタＱ8 にＩ3
の電流が流れる。この電流により、コンデンサＣ1 は
充電される。この充電動作が終了するまでの間、Ｖ1 ＞
Ｖp となっており端子OUT は“Ｈ”レベルである。この
充電動作が終了するとＶ1 ＜Ｖp となり、カレントミラ
ー回路3 が動作を停止し、端子OUT は“Ｌ”レベルにな
る。
放電時間ｔｄ1 だけＶ2 の変化に比べて遅延して立ち上
がることになる。 ｔｄ1 ＝Ｃ1 ・（Ｖcc−Ｉ3 ・Ｒ5 −Ｑ8ce −Ｖ1 ）／Ｉ3 …(3) 次に、Ｖ1 ＞Ｖ2 の場合、トランジスタＱ2 がオフし、
カレントミラー回路4が作動し、トランジスタＱ8 にＩ3
の電流が流れる。この電流により、コンデンサＣ1 は
充電される。この充電動作が終了するまでの間、Ｖ1 ＞
Ｖp となっており端子OUT は“Ｈ”レベルである。この
充電動作が終了するとＶ1 ＜Ｖp となり、カレントミラ
ー回路3 が動作を停止し、端子OUT は“Ｌ”レベルにな
る。
【００１８】すなわち、信号出力端子OUT は次式に示す
充電時間ｔｄ2 だけＶ2 の変化に比べて遅延して立ち下
がることになる。ここで、Ｖ0 とはＣ1 の放電時に放電
されずに残った電圧を表す。 ｔｄ2 ＝Ｃ1 ・（Ｖ1 −Ｖ0 ）／Ｉ1 …(4) 上記実施例回路によれば、コンデンサＣ1 の容量、また
は定電流源Ｉ3 を調整することにより、入力信号に対し
所望の遅延時間を持たせた出力を得ることができ、種々
の回路構成の中で複数個の信号出力に対し、微妙なタイ
ミング合わせに対処することが可能となる。
充電時間ｔｄ2 だけＶ2 の変化に比べて遅延して立ち下
がることになる。ここで、Ｖ0 とはＣ1 の放電時に放電
されずに残った電圧を表す。 ｔｄ2 ＝Ｃ1 ・（Ｖ1 −Ｖ0 ）／Ｉ1 …(4) 上記実施例回路によれば、コンデンサＣ1 の容量、また
は定電流源Ｉ3 を調整することにより、入力信号に対し
所望の遅延時間を持たせた出力を得ることができ、種々
の回路構成の中で複数個の信号出力に対し、微妙なタイ
ミング合わせに対処することが可能となる。
【００１９】
【発明の効果】以上説明したようにこの発明によれば、
コンデンサを有効に用いてカレントミラー回路を動作制
御することにより、回路素子数の増大を最小限に抑えつ
つ入力信号に対し所望の遅延時間を持たせた出力を得る
ことができるコンパレータ回路が提供できる。
コンデンサを有効に用いてカレントミラー回路を動作制
御することにより、回路素子数の増大を最小限に抑えつ
つ入力信号に対し所望の遅延時間を持たせた出力を得る
ことができるコンパレータ回路が提供できる。
【図１】この発明の一実施例による構成を示す回路図。
【図２】従来のコンパレータ回路の構成を示す回路図。
1， 2…差動対トランジスタ、 3， 4…カレントミラー
回路、Ｑ1 〜Ｑ4 …ＮＰＮトランジスタ、Ｑ5 〜Ｑ8 …
ＰＮＰトランジスタ、Ｒ1 〜Ｒ5 …抵抗、Ｃ1 …コンデ
ンサ、Ｉ1 〜Ｉ3 …定電流源、Ｖ1 …定電圧源、Ｖ2 …
可変電圧源。
回路、Ｑ1 〜Ｑ4 …ＮＰＮトランジスタ、Ｑ5 〜Ｑ8 …
ＰＮＰトランジスタ、Ｒ1 〜Ｒ5 …抵抗、Ｃ1 …コンデ
ンサ、Ｉ1 〜Ｉ3 …定電流源、Ｖ1 …定電圧源、Ｖ2 …
可変電圧源。
Claims (1)
- 【請求項１】 一方入力のベースに定電圧源が接続さ
れ、他方入力のベースに可変電圧源が接続され、各エミ
ッタが第１の定電流源に共通接続される第１の差動対ト
ランジスタと、 一方入力のベースに前記定電圧源が接続され、他方入力
のベースに容量手段が接続され、各エミッタが第２の定
電流源に共通接続される第２の差動対トランジスタと、
一方出力端が前記第２の差動対における一方入力トラン
ジスタのコレクタに接続され、他方出力端が出力信号端
子に接続される第１カレントミラー回路と、 一方出力端が第３の電流源に接続され、他方出力端が前
記容量手段が接続された第２の差動対の他方入力のベー
スに接続される第２カレントミラー回路と、 前記第２カレントミラー回路の他方出力端におけるエミ
ッタ電流路と前記第１の差動対における他方入力トラン
ジスタのコレクタが接続され、前記可変電圧源に応じて
前記第２カレントミラー回路を遮断するバイパス手段と
を具備したことを特徴とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266335A JPH07120506A (ja) | 1993-10-25 | 1993-10-25 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5266335A JPH07120506A (ja) | 1993-10-25 | 1993-10-25 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07120506A true JPH07120506A (ja) | 1995-05-12 |
Family
ID=17429510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266335A Withdrawn JPH07120506A (ja) | 1993-10-25 | 1993-10-25 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120506A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990022761A (ko) * | 1995-06-09 | 1999-03-25 | 디어터 크리스트, 베르너 뵈켈 | 제 1 뉴런 ｍｏｓｆｅｔ 및 기준 소오스에 의해 제공되는 2개의 전기값을 비교하기 위한 회로 |
-
1993
- 1993-10-25 JP JP5266335A patent/JPH07120506A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990022761A (ko) * | 1995-06-09 | 1999-03-25 | 디어터 크리스트, 베르너 뵈켈 | 제 1 뉴런 ｍｏｓｆｅｔ 및 기준 소오스에 의해 제공되는 2개의 전기값을 비교하기 위한 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |