JPH0711474Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0711474Y2 JPH0711474Y2 JP1989054840U JP5484089U JPH0711474Y2 JP H0711474 Y2 JPH0711474 Y2 JP H0711474Y2 JP 1989054840 U JP1989054840 U JP 1989054840U JP 5484089 U JP5484089 U JP 5484089U JP H0711474 Y2 JPH0711474 Y2 JP H0711474Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- conductivity type
- pad
- semiconductor substrate
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【考案の詳細な説明】 以下の順序に従って本考案を説明する。
A.産業上の利用分野 B.考案の概要 C.従来技術［第３図、第４図］ D.考案が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例［第１図、第２図］ H.考案の効果 （A.産業上の利用分野） 本考案は半導体装置、特に雑音耐性を高めた新規な半導
体装置に関する。
体装置に関する。
（B.考案の概要） 本考案は、半導体装置において、 雑音耐性を高めるため、 半導体基板の一つの電源パッド下に該パッドと直接接続
され上記基板と逆導電型の半導体領域を形成し、他の電
源パッドを上記半導体基板に直接接続して上記半導体領
域・上記基板間接合容量が電源に対してパラレルで且つ
逆バイアスに接続されるようにし、更に、上記基板と逆
導電型の半導体領域の基板表面に露出する周縁部に基板
と同じ導電型でそれより高い不純物濃度のガードリング
を設け、該ガードリングに接続されたリング状の金属層
を基板表面上に形成し、該金属層を上記他の電源パッド
に接続したものである。
され上記基板と逆導電型の半導体領域を形成し、他の電
源パッドを上記半導体基板に直接接続して上記半導体領
域・上記基板間接合容量が電源に対してパラレルで且つ
逆バイアスに接続されるようにし、更に、上記基板と逆
導電型の半導体領域の基板表面に露出する周縁部に基板
と同じ導電型でそれより高い不純物濃度のガードリング
を設け、該ガードリングに接続されたリング状の金属層
を基板表面上に形成し、該金属層を上記他の電源パッド
に接続したものである。
（C.従来技術）［第３図、第４図］ 第３図に示すようなICにおいて電源パッドVdd（ａ）
と、電源パッドVss（ｂ）との間はチップ内のトランジ
スタの接合容量を介して交流的に接続されている。従っ
て、その接合容量により電源ラインに侵入したノイズを
ある程度は吸収することができる。
と、電源パッドVss（ｂ）との間はチップ内のトランジ
スタの接合容量を介して交流的に接続されている。従っ
て、その接合容量により電源ラインに侵入したノイズを
ある程度は吸収することができる。
ところで、パッド例えばVddは第４図に示すように、選
択酸化により形成したフィールド絶縁膜の表面に金属配
線層及びパッドとなる金属層を形成した断面構造を有し
ている。同図において、ｃは半導体基板、ｄはフィール
ド絶縁膜、ｅは第１層目の金属層からなる配線層、ｆは
層間絶縁膜、ｇは該層間絶縁膜ｆのスルーホールｈを介
して配線層ｅに接続されたところの第２層目の金属層か
らなるパッドである。
択酸化により形成したフィールド絶縁膜の表面に金属配
線層及びパッドとなる金属層を形成した断面構造を有し
ている。同図において、ｃは半導体基板、ｄはフィール
ド絶縁膜、ｅは第１層目の金属層からなる配線層、ｆは
層間絶縁膜、ｇは該層間絶縁膜ｆのスルーホールｈを介
して配線層ｅに接続されたところの第２層目の金属層か
らなるパッドである。
（D.考案が解決しようとする問題点） 電源パッドを含めパッドはすべてフィールド絶縁膜上に
形成されているので、電源パッドVddが上述したように
トランジスタのソースと基板間の接合容量を介してVss
と交流的に接続されてはいてもパッド近傍において交流
的に接続されているわけではない。
形成されているので、電源パッドVddが上述したように
トランジスタのソースと基板間の接合容量を介してVss
と交流的に接続されてはいてもパッド近傍において交流
的に接続されているわけではない。
従って、電源ラインに侵入した雑音をパッド近傍で接合
容量により吸収することができず、雑音がチップ内の奥
深くまで侵入してしまうような状態であった。そのた
め、チップの動作周波数が高くなると外部回路を含めた
雑音耐性が低くなった。従って、使用時はバイパスコン
デンサを電源端子Vdd・VVss間に外付で接続し、必要な
雑音耐性を確保せざるを得ないのが実情であった。
容量により吸収することができず、雑音がチップ内の奥
深くまで侵入してしまうような状態であった。そのた
め、チップの動作周波数が高くなると外部回路を含めた
雑音耐性が低くなった。従って、使用時はバイパスコン
デンサを電源端子Vdd・VVss間に外付で接続し、必要な
雑音耐性を確保せざるを得ないのが実情であった。
そこで、本考案は外付のバイパスコンデンサを用いなく
ても充分な雑音耐性を得ることができ得るようにすべ為
されたもので、半導体装置の雑音耐性を高めることを目
的とする。
ても充分な雑音耐性を得ることができ得るようにすべ為
されたもので、半導体装置の雑音耐性を高めることを目
的とする。
（E.問題点を解決するための手段） 本考案半導体装置は上記問題点を解決するため、半導体
基板の一つの電源パッド下に、該パッドと直接接続され
該基板と逆導電型の半導体領域を形成し、他の電源パッ
ドを上記半導体基板に直接接続して上記半導体領域・上
記基板間接合容量が電源に対してパラレルで且つ逆バイ
アスに接続されるようにし、更に、上記基板と逆導電型
の半導体領域の基板表面に露出する周縁部に基板と同じ
導電型のガードリングを設け、該ガードリングに接続さ
れたリング状の金属層を基板表面上に形成し、該金属層
を上記他の電源パッドに接続したことを特徴とする。
基板の一つの電源パッド下に、該パッドと直接接続され
該基板と逆導電型の半導体領域を形成し、他の電源パッ
ドを上記半導体基板に直接接続して上記半導体領域・上
記基板間接合容量が電源に対してパラレルで且つ逆バイ
アスに接続されるようにし、更に、上記基板と逆導電型
の半導体領域の基板表面に露出する周縁部に基板と同じ
導電型のガードリングを設け、該ガードリングに接続さ
れたリング状の金属層を基板表面上に形成し、該金属層
を上記他の電源パッドに接続したことを特徴とする。
（F.作用） 本考案半導体装置によれば、電源パッド直下に接合容量
が形成されるので、電源パッド直下において一対の電源
端子間をその接合容量を介して交流的に接続することが
できる。従って、その接合容量がバイパスコンデンサと
しての役割を果たし、ノイズ成分を吸収してチップ内部
へのノイズの侵入を防止することができ、ノイズ耐性を
高めることができる。
が形成されるので、電源パッド直下において一対の電源
端子間をその接合容量を介して交流的に接続することが
できる。従って、その接合容量がバイパスコンデンサと
しての役割を果たし、ノイズ成分を吸収してチップ内部
へのノイズの侵入を防止することができ、ノイズ耐性を
高めることができる。
そして、ガードリング及びリンク状金属層を形成するこ
とによって上記他の電源パッドと接合容量との間に介在
する抵抗を小さくすることができるので、よりノイズ耐
性を強め、特に、高い周波数のノイズの侵入をも有効に
防止することができる。
とによって上記他の電源パッドと接合容量との間に介在
する抵抗を小さくすることができるので、よりノイズ耐
性を強め、特に、高い周波数のノイズの侵入をも有効に
防止することができる。
（G.実施例）［第１図、第２図］ 以下、本考案半導体装置を図示実施例に従って詳細に説
明する。
明する。
第１図及び第２図は本考案半導体装置の一つの実施例を
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図である。
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図である。
図面において、１はｎ型半導体基板、２は該半導体基板
１の表面部に形成されたｐ型半導体領域（ウエルと同時
に形成される。）で、該領域２と半導体基板１との間に
接合容量Ｃが形成される。そして、この接合容量Ｃがバ
イパスコンデンサの役割を果たす。
１の表面部に形成されたｐ型半導体領域（ウエルと同時
に形成される。）で、該領域２と半導体基板１との間に
接合容量Ｃが形成される。そして、この接合容量Ｃがバ
イパスコンデンサの役割を果たす。
３は半導体基板１の表面部を選択的に酸化することによ
り形成されたフィールド絶縁膜、４は上記ｐ型半導体領
域２の表面部に選択的に形成されたp+型半導体領域、５
は半導体基板１の上記半導体領域２と離間した位置にお
いて表面部に形成されたn+型半導体領域、5aはｐ型半導
体領域２の基板１表面に露出する周縁部に形成されたn+
型半導体領域からなるガードリングである。
り形成されたフィールド絶縁膜、４は上記ｐ型半導体領
域２の表面部に選択的に形成されたp+型半導体領域、５
は半導体基板１の上記半導体領域２と離間した位置にお
いて表面部に形成されたn+型半導体領域、5aはｐ型半導
体領域２の基板１表面に露出する周縁部に形成されたn+
型半導体領域からなるガードリングである。
６は層間絶縁膜、７は該層間絶縁膜６及び上記フィール
ド絶縁膜３を貫通して上記p+型半導体領域４の表面を露
出させるコンタクトホール、８は同じく上記n+型半導体
領域５表面を露出させるコンタクトホール、９は上記コ
ンタクトホール７を通して上記p+型半導体領域４に接続
されたVssパッド金属層、10は上記コンタクトホール８
を通して上記n+型半導体領域５に接続されたVddパッド
金属層である。
ド絶縁膜３を貫通して上記p+型半導体領域４の表面を露
出させるコンタクトホール、８は同じく上記n+型半導体
領域５表面を露出させるコンタクトホール、９は上記コ
ンタクトホール７を通して上記p+型半導体領域４に接続
されたVssパッド金属層、10は上記コンタクトホール８
を通して上記n+型半導体領域５に接続されたVddパッド
金属層である。
11は上記半導体基板１の上記ガードリング5a上に形成さ
れ、これとコンタクトホール12を通して接続されたリン
グ状の金属層で、上記Vddパッド金属層10と一体乃至一
体的に接続されている。
れ、これとコンタクトホール12を通して接続されたリン
グ状の金属層で、上記Vddパッド金属層10と一体乃至一
体的に接続されている。
本半導体装置においては、Vddパッド10とVssパッド９が
離間したパッドの配置が為されている。そして、VddとV
ssの両電源パッド10、９及びリング状金属層11下のフィ
ールド絶縁膜３をカットしてn+型半導体領域５、p+型半
導体領域４及びn+型ガードリング5aが形成され、Vssパ
ッド９下にはｐ型半導体領域（ｐウエル）２が設けら
れ、該半導体領域２内のp+型半導体領域４に上記Vssパ
ッド９が直接接続され、一方、Vddパッド10が半導体基
板１に直接接続されている。
離間したパッドの配置が為されている。そして、VddとV
ssの両電源パッド10、９及びリング状金属層11下のフィ
ールド絶縁膜３をカットしてn+型半導体領域５、p+型半
導体領域４及びn+型ガードリング5aが形成され、Vssパ
ッド９下にはｐ型半導体領域（ｐウエル）２が設けら
れ、該半導体領域２内のp+型半導体領域４に上記Vssパ
ッド９が直接接続され、一方、Vddパッド10が半導体基
板１に直接接続されている。
従って、Vssパッド９下に基板１・半導体領域２間接合
からなる接合容量Ｃが形成される。該ｐ・ｎ接合容量Ｃ
は電源に対して逆バイアスである。
からなる接合容量Ｃが形成される。該ｐ・ｎ接合容量Ｃ
は電源に対して逆バイアスである。
この接合容量Ｃは外部からチップ内部へ侵入しようとす
るノイズをパッド９、10近傍にて吸収するバイパスコン
デンサとして機能する。
るノイズをパッド９、10近傍にて吸収するバイパスコン
デンサとして機能する。
しかも、ｐ型半導体領域２の基板１表面に露出する周縁
部にn+型半導体領域からなるガードリング5aを形成し、
該ガードリング5a上にVddパッド10と一体乃至一体的に
接続されたリング状の金属層11を形成したので、Vddパ
ッド10と上記接合容量Ｃとの間に介在する抵抗を小さく
することができる。
部にn+型半導体領域からなるガードリング5aを形成し、
該ガードリング5a上にVddパッド10と一体乃至一体的に
接続されたリング状の金属層11を形成したので、Vddパ
ッド10と上記接合容量Ｃとの間に介在する抵抗を小さく
することができる。
従って、ノイズ耐性をより強め、特に、高い周波数のノ
イズの侵入をも有効に防止することができる。
イズの侵入をも有効に防止することができる。
そして、このように半導体装置のノイズ耐性を向上させ
ることができるので、外付のバイパスコンデンサを用意
する必要性をなくすことも可能になる。
ることができるので、外付のバイパスコンデンサを用意
する必要性をなくすことも可能になる。
尚、このようにガードリング5a及びリング状金属層11を
形成することによりノイズ耐性を高める技術は第１図及
び第２図に示すように電源パッド９・10間に別のパッド
12が介在し、電源パッド９・10間が大きく離間している
ような半導体装置に適用すると極めて効果的であるが、
しかし、電源パッド９、10が隣合うような半導体装置に
も適用することができる。
形成することによりノイズ耐性を高める技術は第１図及
び第２図に示すように電源パッド９・10間に別のパッド
12が介在し、電源パッド９・10間が大きく離間している
ような半導体装置に適用すると極めて効果的であるが、
しかし、電源パッド９、10が隣合うような半導体装置に
も適用することができる。
（H.考案の効果） 以上に述べたように、本考案半導体装置は、第１導電型
半導体基板の一つの電源パッド形成領域下に該電源パッ
ドに直接接続された第２導電型半導体領域が形成され、
該第２導電型半導体領域の上記第１導電型半導体基板の
表面に露出する周縁部に、該半導体基板よりも高濃度の
第１導電型ガードリングが形成され、上記第１導電型半
導体基板の表面上に上記一つの電源パッドを囲み上記第
１導電型ガードリングに接続されたリング状の金属層が
形成され、他の電源パッドが上記半導体基板に直接接続
されて上記半導体基板・上記半導体領域間接合容量が電
源に対してパラレルで且つ逆バイアスに接続され、上記
リング状の金属層と、上記他の電源パッドとが接続され
たことを特徴とするものである。
半導体基板の一つの電源パッド形成領域下に該電源パッ
ドに直接接続された第２導電型半導体領域が形成され、
該第２導電型半導体領域の上記第１導電型半導体基板の
表面に露出する周縁部に、該半導体基板よりも高濃度の
第１導電型ガードリングが形成され、上記第１導電型半
導体基板の表面上に上記一つの電源パッドを囲み上記第
１導電型ガードリングに接続されたリング状の金属層が
形成され、他の電源パッドが上記半導体基板に直接接続
されて上記半導体基板・上記半導体領域間接合容量が電
源に対してパラレルで且つ逆バイアスに接続され、上記
リング状の金属層と、上記他の電源パッドとが接続され
たことを特徴とするものである。
従って、本考案半導体装置によれば、電源パッド直下に
接合容量が形成されるので、電源パッド直下において一
対の電源端子間をその接合容量を介して交流的に接続す
ることができる。従って、その接合容量がバイパスコン
デンサとしての役割を果たし、ノイズ成分を吸収してチ
ップ内部へのノイズの侵入を防止することができ、ノイ
ズ耐性を高めることができる。
接合容量が形成されるので、電源パッド直下において一
対の電源端子間をその接合容量を介して交流的に接続す
ることができる。従って、その接合容量がバイパスコン
デンサとしての役割を果たし、ノイズ成分を吸収してチ
ップ内部へのノイズの侵入を防止することができ、ノイ
ズ耐性を高めることができる。
そして、ガードリング及びリング状金属層を形成するこ
とによって上記他の電源パッドと接合容量との間に介在
する抵抗を小さくすることができるので、よりノイズ耐
性を強め、特に、高い周波数のノイズの侵入をも有効に
防止することができる。
とによって上記他の電源パッドと接合容量との間に介在
する抵抗を小さくすることができるので、よりノイズ耐
性を強め、特に、高い周波数のノイズの侵入をも有効に
防止することができる。
第１図及び第２図は本考案半導体装置の一つの実施例を
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図、第３図及び第４図は従来技術を説明す
るためのもので、第３図はチップの平面図、第４図はパ
ッド部の断面図である。 符号の説明 １……第１導電型半導体基板、２……第２導電型半導体
領域、5a……ガードリング、９……１つの電極パッド、
10……他の電極パッド、11……リング状の金属層、Ｃ…
…接合容量。
示すもので、第１図は平面図、第２図は第１図の２−２
線に沿う断面図、第３図及び第４図は従来技術を説明す
るためのもので、第３図はチップの平面図、第４図はパ
ッド部の断面図である。 符号の説明 １……第１導電型半導体基板、２……第２導電型半導体
領域、5a……ガードリング、９……１つの電極パッド、
10……他の電極パッド、11……リング状の金属層、Ｃ…
…接合容量。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 7376−4Ｍ Ｈ０１Ｌ 29/44 Ｆ
Claims (1)
- 【請求項１】第１導電型半導体基板の一つの電源パッド
形成領域下に該電源パッドに直接接続された第２導電型
半導体領域が形成され、 上記第２導電型半導体領域の上記第１導電型半導体基板
の表面に露出する周縁部に、該半導体基板よりも高濃度
の第１導電型ガードリングが形成され、 上記第１導電型半導体基板の表面上に上記一つの電源パ
ッドを囲み上記第１導電型ガードリングに接続されたリ
ング状の金属層が形成され、 他の電源パッドが上記半導体基板に直接接続されて上記
半導体基板・上記半導体領域間接合容量が電源に対して
パラレルで且つ逆バイアスに接続され、 上記リング状の金属層と、上記他の電源パッドとが接続
された ことを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989054840U JPH0711474Y2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989054840U JPH0711474Y2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146850U JPH02146850U (ja) | 1990-12-13 |
| JPH0711474Y2 true JPH0711474Y2 (ja) | 1995-03-15 |
Family
ID=31577260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989054840U Expired - Lifetime JPH0711474Y2 (ja) | 1989-05-12 | 1989-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711474Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361982A (en) * | 1976-11-15 | 1978-06-02 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS55105362A (en) * | 1979-02-06 | 1980-08-12 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5893367A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置 |
-
1989
- 1989-05-12 JP JP1989054840U patent/JPH0711474Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146850U (ja) | 1990-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0711474Y2 (ja) | 半導体装置 | |
| JPH01123440A (ja) | 半導体装置 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JPS5936264U (ja) | シヨツトキバリア半導体装置 | |
| JPH04206768A (ja) | 半導体装置の保護回路 | |
| EP0404180A3 (en) | Semiconductor integrated circuit and method of making the same | |
| JPH01171262A (ja) | 半導体集積回路 | |
| JPS5826526Y2 (ja) | 半導体装置 | |
| JPH0369155A (ja) | 半導体集積回路の入力保護装置 | |
| JPS60113961A (ja) | 半導体集積回路装置 | |
| JPH01114068A (ja) | 半導体装置 | |
| KR850005159A (ko) | 기판에 전원 공급 통로를 가진 반도체 집적회로 | |
| JPS62130552A (ja) | 半導体集積回路装置 | |
| JPS61256665A (ja) | 半導体集積回路の入力保護装置 | |
| JPS62179151A (ja) | ラテラルトランジスタ | |
| JPH05326568A (ja) | 化合物半導体集積回路 | |
| JPH0440867B2 (ja) | ||
| JPS5941868A (ja) | 半導体装置 | |
| JPS6113956U (ja) | 集積回路に組込まれるツエナ−ダイオ−ド | |
| JPH0770709B2 (ja) | 半導体素子の入力保護装置 | |
| JPH0821617B2 (ja) | 半導体集積回路 | |
| JPS62183159A (ja) | 半導体装置 | |
| JPS58195455U (ja) | バイポ−ラｉｃ | |
| JPS5887363U (ja) | 半導体装置 | |
| JPH04299855A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |