JPH07105556B2 - 半導体発光素子の製造方法 - Google Patents
半導体発光素子の製造方法Info
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- JPH07105556B2 JPH07105556B2 JP23185286A JP23185286A JPH07105556B2 JP H07105556 B2 JPH07105556 B2 JP H07105556B2 JP 23185286 A JP23185286 A JP 23185286A JP 23185286 A JP23185286 A JP 23185286A JP H07105556 B2 JPH07105556 B2 JP H07105556B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、屈折率導波型の半導体レーザ或いはダブルヘ
テロ接合型の発光ダイオード等の半導体発光素子に係わ
り、特に活性層の周囲をそれよりも禁制帯幅の大きい半
導体層で囲まれた半導体発光素子の製造方法に関する。
テロ接合型の発光ダイオード等の半導体発光素子に係わ
り、特に活性層の周囲をそれよりも禁制帯幅の大きい半
導体層で囲まれた半導体発光素子の製造方法に関する。
（従来の技術） 近年、ダブルヘテロ構造を用いた各種の半導体発光素子
が開発されているが、この種の半導体発光素子では次の
〜の条件を満たすことが重要となる。
が開発されているが、この種の半導体発光素子では次の
〜の条件を満たすことが重要となる。
発光効率を上げるために、極めて小さい値に制御され
た発光領域のみ効率的に電流を狭窄集中させること。
た発光領域のみ効率的に電流を狭窄集中させること。
コンタクト抵抗を小さくするために、電極を広い領域
に亙って形成すること。
に亙って形成すること。
光通信用の発光素子のように高速変調を行うことを要
求される場合は、その接合容量を小さくするため、ｐ−
ｎ接合の形成されている部分の面積を極力小さくするこ
と。
求される場合は、その接合容量を小さくするため、ｐ−
ｎ接合の形成されている部分の面積を極力小さくするこ
と。
光通信用の半導体発光素子の中で上記３つの条件を比較
的満足している例として、マス・トランスポート法（MT
法）を利用したメサ・レーザがあり、GaInAsP/InP系の
半導体レーザに応用されている（例えば、Y.Hirayama e
t al.“Low Temperature and rapid mass transport te
chnique for GaInAsP/InP DFB lasers,Inst.Phys.Conf.
Ser.No.79:Chapt 3 Paper presented at Int.Symp.GaAs
and Related Compounds Karuizawa,Japan,1985 p.175.
186）。この半導体レーザをMTレーザと呼び、以下図面
を参照しながら製造方法と特徴を説明する。
的満足している例として、マス・トランスポート法（MT
法）を利用したメサ・レーザがあり、GaInAsP/InP系の
半導体レーザに応用されている（例えば、Y.Hirayama e
t al.“Low Temperature and rapid mass transport te
chnique for GaInAsP/InP DFB lasers,Inst.Phys.Conf.
Ser.No.79:Chapt 3 Paper presented at Int.Symp.GaAs
and Related Compounds Karuizawa,Japan,1985 p.175.
186）。この半導体レーザをMTレーザと呼び、以下図面
を参照しながら製造方法と特徴を説明する。
第３図は従来のMTレーザの製造工程を示す断面図であ
る。まず、第３図（ａ）に示す如く、ｎ型の（100）InP
基板30上に厚さ約３［μｍ］のn-InPバッファ層31,1.3
［μｍ］帯の発光を可能にする組成の厚さ0.1［μｍ］
のアンドープGaInAsP活性層32,厚さ1.5［μｍ］のp-InP
クラッド層35及び良好なオーミックコンタクトを可能と
するための1.15［μｍ］帯の厚さ0.8［μｍ］のp+‐GaI
nAsPキャップ層36を順次結晶成長させる。
る。まず、第３図（ａ）に示す如く、ｎ型の（100）InP
基板30上に厚さ約３［μｍ］のn-InPバッファ層31,1.3
［μｍ］帯の発光を可能にする組成の厚さ0.1［μｍ］
のアンドープGaInAsP活性層32,厚さ1.5［μｍ］のp-InP
クラッド層35及び良好なオーミックコンタクトを可能と
するための1.15［μｍ］帯の厚さ0.8［μｍ］のp+‐GaI
nAsPキャップ層36を順次結晶成長させる。
次いで、第３図（ｂ）に示す如く、マスク合わせが比較
的容易なサイズである15［μｍ］幅のメサストライプ状
に活性層32が露出するまでエッチングメサ34を形成す
る。このとき、p-InP層35の除去に塩酸を用いると、そ
の選択性により活性層32で自動的にエッチングを止める
ことが可能である。
的容易なサイズである15［μｍ］幅のメサストライプ状
に活性層32が露出するまでエッチングメサ34を形成す
る。このとき、p-InP層35の除去に塩酸を用いると、そ
の選択性により活性層32で自動的にエッチングを止める
ことが可能である。
次いで、第３図（ｃ）に示す如く、硫酸＋過酸化水素水
（4:1:1）よりなるエッチャントで活性層32が約１［μ
ｍ］の幅になるまでエッチングを行う。このとき、InP
は殆どエッチングされず、四元混晶であるGaInAsPのみ
がエッチングされる。キャップ層36もエッチングされる
が、組成の違いにより活性層32の1/3程度しかエッチン
グされない。また、安定な基本横モード発振と低い発振
しきい値電流を得るためには、活性層32の幅は１［μ
ｍ］前後に精密に制御しなければならない。
（4:1:1）よりなるエッチャントで活性層32が約１［μ
ｍ］の幅になるまでエッチングを行う。このとき、InP
は殆どエッチングされず、四元混晶であるGaInAsPのみ
がエッチングされる。キャップ層36もエッチングされる
が、組成の違いにより活性層32の1/3程度しかエッチン
グされない。また、安定な基本横モード発振と低い発振
しきい値電流を得るためには、活性層32の幅は１［μ
ｍ］前後に精密に制御しなければならない。
次いで、第３図（ｄ）に示す如く、横モードの光のしみ
出しと十分な機械的強度を考えて、活性層32のエッチン
グされた深い括れの間隙をInP層で埋込んで、所謂埋込
みヘテロ（BH）構造とする。MTレーザでは、この埋込み
成長にMT法を用いる。即ち、高温（670℃）で高いＰ圧
を加えると括れた部分に優先的にInPが成長する現象を
利用している。なお、InCl3を助剤として用いると、よ
り低温で素早い成長が可能である。
出しと十分な機械的強度を考えて、活性層32のエッチン
グされた深い括れの間隙をInP層で埋込んで、所謂埋込
みヘテロ（BH）構造とする。MTレーザでは、この埋込み
成長にMT法を用いる。即ち、高温（670℃）で高いＰ圧
を加えると括れた部分に優先的にInPが成長する現象を
利用している。なお、InCl3を助剤として用いると、よ
り低温で素早い成長が可能である。
この構造上に絶縁膜としてSiO2膜38を堆積させ、コンタ
クト部に窓を開け、その後Au-Zn37をｐ電極としてリフ
トオフにより設け、アロイングをした後、Au-Cr39を蒸
着する。さらに、基板側にｎ電極40を形成することによ
り、MTレーザが完成することになる。
クト部に窓を開け、その後Au-Zn37をｐ電極としてリフ
トオフにより設け、アロイングをした後、Au-Cr39を蒸
着する。さらに、基板側にｎ電極40を形成することによ
り、MTレーザが完成することになる。
この構造は、活性層32のGaInAsPと埋込み部のInPとのビ
ルト・イン・ポテンシャルの差で電流を活性層32に集中
させることが可能であり、接合は比較的面積の小さいメ
サ部のみに限定されるため、接合容量も小さく、高速応
答に有利である。また、電極37も10［μｍ］程度の幅に
形成可能である。
ルト・イン・ポテンシャルの差で電流を活性層32に集中
させることが可能であり、接合は比較的面積の小さいメ
サ部のみに限定されるため、接合容量も小さく、高速応
答に有利である。また、電極37も10［μｍ］程度の幅に
形成可能である。
しかしながら、この種のMTレーザにあっては活性層幅の
制御性に問題があった。即ち、第３図の例では幅15［μ
ｍ］の両端から活性層幅が１［μｍ］程度になるまで選
択エッチングを施す訳であるが、ウェハ内での歩留りは
悪く、活性層幅１［μｍ］を狙うとウェハ内ではメサ部
の活性層が全てエッチングされることもあった。また、
この点からもメサ幅を15［μｍ］以上とすることはでき
ず、オーミック電極部の面積もマスク合わせのマージン
も考えて約10［μｍ］以下となり、十分にコンタクト抵
抗を下げるには限界があった。さらに、埋込み部のInP
接合の面積もメサ部の幅に規定され、それよりも狭くす
ることは困難であった。
制御性に問題があった。即ち、第３図の例では幅15［μ
ｍ］の両端から活性層幅が１［μｍ］程度になるまで選
択エッチングを施す訳であるが、ウェハ内での歩留りは
悪く、活性層幅１［μｍ］を狙うとウェハ内ではメサ部
の活性層が全てエッチングされることもあった。また、
この点からもメサ幅を15［μｍ］以上とすることはでき
ず、オーミック電極部の面積もマスク合わせのマージン
も考えて約10［μｍ］以下となり、十分にコンタクト抵
抗を下げるには限界があった。さらに、埋込み部のInP
接合の面積もメサ部の幅に規定され、それよりも狭くす
ることは困難であった。
なお、MT工程の時間を制御することにより埋込み部の面
積を調整することも可能であるが、その制御性は極めて
悪いものである。このため、埋込みInP接合部の幅を横
モードの光のしみ出しを許しつつ狭くし接合容量を小さ
くする等の最適化ができず、より高性能化には大きな壁
が存在していた。また、埋込み接合部のキャリア濃度は
接合容量を小さくすることと、接合部の立上がり電圧を
大きくして電流リークを減らし高出力化する観点から最
適化する必要がある。しかし、現在のMT法ではキャリア
濃度の制御が行われていないため、接合部の濃度が規定
できず、この点からも設計上大きな問題となっていた。
積を調整することも可能であるが、その制御性は極めて
悪いものである。このため、埋込みInP接合部の幅を横
モードの光のしみ出しを許しつつ狭くし接合容量を小さ
くする等の最適化ができず、より高性能化には大きな壁
が存在していた。また、埋込み接合部のキャリア濃度は
接合容量を小さくすることと、接合部の立上がり電圧を
大きくして電流リークを減らし高出力化する観点から最
適化する必要がある。しかし、現在のMT法ではキャリア
濃度の制御が行われていないため、接合部の濃度が規定
できず、この点からも設計上大きな問題となっていた。
（発明が解決しようとする問題点） このように従来、活性層の幅を制御性良く設定すること
は困難であり、これが埋込み型の半導体発光素子の高性
能化を妨げる大きな要因となっていた。さらに、埋込み
部の面積を小さくするとコンタクト面積が小さくなりコ
ンタクト抵抗が大きくなり、またコンタクト面積を大き
くすると埋込み部の面積が大きくなり接合容量が大きく
なり、さらに活性層の幅の制御が難しいと云う問題があ
った。
は困難であり、これが埋込み型の半導体発光素子の高性
能化を妨げる大きな要因となっていた。さらに、埋込み
部の面積を小さくするとコンタクト面積が小さくなりコ
ンタクト抵抗が大きくなり、またコンタクト面積を大き
くすると埋込み部の面積が大きくなり接合容量が大きく
なり、さらに活性層の幅の制御が難しいと云う問題があ
った。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、活性層の幅を制御性良く調整すること
ができ、且つ埋込み部の接合面積及びキャリア濃度等を
最適化することができ、且つコンタクト抵抗を小さくす
ることができ、高速度変調が可能で高性能の半導体発光
素子の製造方法を提供することにある。
とするところは、活性層の幅を制御性良く調整すること
ができ、且つ埋込み部の接合面積及びキャリア濃度等を
最適化することができ、且つコンタクト抵抗を小さくす
ることができ、高速度変調が可能で高性能の半導体発光
素子の製造方法を提供することにある。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、活性層の幅を規定するために、従来の
横方向からのエッチングの代りに、レジスト及びマスク
合わせ工程を用いることにある。具体的には、活性層上
に薄い保護層を介在しているだけの段階で、活性層を所
望の幅に選択エッチングする。或いは、活性層を形成す
る前段階として、半導体層若しくは基板上に凹凸を設け
ておき、凹部内のみに活性層を形成する。また、オーミ
ックコンタクト部を十分大きくしたままで埋込み部の接
合面積を小さくするために、活性層の横方向からのエッ
チングを利用している。
横方向からのエッチングの代りに、レジスト及びマスク
合わせ工程を用いることにある。具体的には、活性層上
に薄い保護層を介在しているだけの段階で、活性層を所
望の幅に選択エッチングする。或いは、活性層を形成す
る前段階として、半導体層若しくは基板上に凹凸を設け
ておき、凹部内のみに活性層を形成する。また、オーミ
ックコンタクト部を十分大きくしたままで埋込み部の接
合面積を小さくするために、活性層の横方向からのエッ
チングを利用している。
即ち本発明は、発光に寄与する活性領域がそれよりも禁
制帯幅が大きく、且つ上下で逆の導電型を有する２種類
の半導体層で挟まれたダブルヘテロ構造の半導体発光素
子の製造方法において、第１導電型の第１の半導体層上
にそれよりも禁制帯幅の小さい第２の半導体からなる活
性領域及びこの活性領域よりも禁制帯幅の大きい第２導
電型の第３の半導体保護層を連続して結晶成長し、次い
で前記活性領域の最終的に残す部分の両側近傍若しくは
周囲の所定の幅に亙って前記保護層及び活性領域を除去
し、次いで前記活性領域よりも大きな禁制帯幅を有する
第２導電型の第４の半導体層を全体を覆うように結晶成
長し、次いで前記活性領域の最終的に残す部分の真上を
含み且つ前記活性領域を除去した部分の外側の活性領域
の一部も包含する広さを有する電極形成領域を設け、次
いで前記電極形成領域の外側を前記外側に残された活性
領域に達する深さまでエッチング除去し、しかるのち前
記活性領域のうち外側に残された部分を活性領域のみを
選択的にエッチングするエッチャントにより除去するよ
うにした方法である。
制帯幅が大きく、且つ上下で逆の導電型を有する２種類
の半導体層で挟まれたダブルヘテロ構造の半導体発光素
子の製造方法において、第１導電型の第１の半導体層上
にそれよりも禁制帯幅の小さい第２の半導体からなる活
性領域及びこの活性領域よりも禁制帯幅の大きい第２導
電型の第３の半導体保護層を連続して結晶成長し、次い
で前記活性領域の最終的に残す部分の両側近傍若しくは
周囲の所定の幅に亙って前記保護層及び活性領域を除去
し、次いで前記活性領域よりも大きな禁制帯幅を有する
第２導電型の第４の半導体層を全体を覆うように結晶成
長し、次いで前記活性領域の最終的に残す部分の真上を
含み且つ前記活性領域を除去した部分の外側の活性領域
の一部も包含する広さを有する電極形成領域を設け、次
いで前記電極形成領域の外側を前記外側に残された活性
領域に達する深さまでエッチング除去し、しかるのち前
記活性領域のうち外側に残された部分を活性領域のみを
選択的にエッチングするエッチャントにより除去するよ
うにした方法である。
さらに、本発明に係わる他の製造方法として、第１導電
型の第１の半導体層或いは半導体基板に所定の幅と所定
の高さのメサストライプを所定の間隔で平行に２本形成
し、次いでこの半導体よりも禁制帯幅の小さい第２の半
導体からなる活性領域をメサストライプ上を除いて結晶
成長し、さらに前記活性領域よりも禁制帯幅の大きい第
２導電型の第３の半導体層を全体を覆うように結晶成長
し、次いで前記メサストライプ２本の真上及びその外側
を含む広さを有する電極形成領域を設け、次いで前記電
極形成領域の外側を前記メサストライプの外側の前記活
性領域に達する深さまでエッチング除去し、しかるのち
前記活性領域のうち前記メサストライプ２本によって挟
まれた部分以外を活性領域のみ選択的にエッチングする
エッチャントにより除去するようにした方法である。
型の第１の半導体層或いは半導体基板に所定の幅と所定
の高さのメサストライプを所定の間隔で平行に２本形成
し、次いでこの半導体よりも禁制帯幅の小さい第２の半
導体からなる活性領域をメサストライプ上を除いて結晶
成長し、さらに前記活性領域よりも禁制帯幅の大きい第
２導電型の第３の半導体層を全体を覆うように結晶成長
し、次いで前記メサストライプ２本の真上及びその外側
を含む広さを有する電極形成領域を設け、次いで前記電
極形成領域の外側を前記メサストライプの外側の前記活
性領域に達する深さまでエッチング除去し、しかるのち
前記活性領域のうち前記メサストライプ２本によって挟
まれた部分以外を活性領域のみ選択的にエッチングする
エッチャントにより除去するようにした方法である。
（作用） 本発明によれば、活性領域外側の埋込み部の面積を正確
に制御でき、メサ幅により規定されるコンタクト幅は埋
込み幅より十分大きくできるため、低いコンタクト抵抗
と小さい浮遊接合容量を実現することができる。また、
埋込み接合部の面積とキャリア濃度は電流リークのパス
としてもリーク量が小さく、高出力にする観点からも最
適化が可能である。
に制御でき、メサ幅により規定されるコンタクト幅は埋
込み幅より十分大きくできるため、低いコンタクト抵抗
と小さい浮遊接合容量を実現することができる。また、
埋込み接合部の面積とキャリア濃度は電流リークのパス
としてもリーク量が小さく、高出力にする観点からも最
適化が可能である。
また、本発明によれば、マスク合わせによって活性領域
及び埋込み部の幅を精密に規定できるため、ウェハ面内
での歩留りも極めて良好なものとすることができる。さ
らに、外側の活性領域の除去は埋込み部が横方向のエッ
チング阻止領域となるため、モニタしながら神経を使っ
て制御する必要もなく、十分な余裕を持って所望の構造
が実現できるものであり、極めて量産性に富むものであ
る。また、マス・トランスポート法のように狭い間隙に
結晶成長を行うのではなく、比較的小さくて緩やかな段
差と平坦な面よりなる結晶上に成長を行うため、界面で
の成長のムラ及び成長中のストレスも少なく、デバイス
の信頼性をも向上させることができる。
及び埋込み部の幅を精密に規定できるため、ウェハ面内
での歩留りも極めて良好なものとすることができる。さ
らに、外側の活性領域の除去は埋込み部が横方向のエッ
チング阻止領域となるため、モニタしながら神経を使っ
て制御する必要もなく、十分な余裕を持って所望の構造
が実現できるものであり、極めて量産性に富むものであ
る。また、マス・トランスポート法のように狭い間隙に
結晶成長を行うのではなく、比較的小さくて緩やかな段
差と平坦な面よりなる結晶上に成長を行うため、界面で
の成長のムラ及び成長中のストレスも少なく、デバイス
の信頼性をも向上させることができる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例に係わるGaIn
AsP/InP系半導体レーザの製造工程を示す断面図であ
る。まず、第１図（ａ）に示す如く、ｎ型（100）InP基
板10上に厚さ約３［μｍ］のn-InPバッファ層（第１の
半導体層）11,1.3［μｍ］帯の発光を可能とするための
厚さ0.1［μｍ］のアンドープGaInAsP活性層（第２の半
導体層）12及び厚さ0.2［μｍ］のp-InP活性層保護層
（第３の半導体層）13を上記順に結晶成長する。
AsP/InP系半導体レーザの製造工程を示す断面図であ
る。まず、第１図（ａ）に示す如く、ｎ型（100）InP基
板10上に厚さ約３［μｍ］のn-InPバッファ層（第１の
半導体層）11,1.3［μｍ］帯の発光を可能とするための
厚さ0.1［μｍ］のアンドープGaInAsP活性層（第２の半
導体層）12及び厚さ0.2［μｍ］のp-InP活性層保護層
（第３の半導体層）13を上記順に結晶成長する。
次いで、第１図（ｂ）に示す如く、最終的に残す活性層
12の幅が１［μｍ］，埋込み用の溝部14の幅が活性層12
の両脇に２［μｍ］ずつとなるように、チャネルエッチ
ングを行った。ここで、活性層12の幅は安定な基本横モ
ード発振が十分可能であるように選んだ。また、埋込み
部の幅は横モードの光のしみ出しが十分行えることと、
接合容量を小さくできるように最適化している。さら
に、メサ部の括れ部分が合計５［μｍ］もあると、ｐ側
アップのマウントであれば機械的強度も十分である。
12の幅が１［μｍ］，埋込み用の溝部14の幅が活性層12
の両脇に２［μｍ］ずつとなるように、チャネルエッチ
ングを行った。ここで、活性層12の幅は安定な基本横モ
ード発振が十分可能であるように選んだ。また、埋込み
部の幅は横モードの光のしみ出しが十分行えることと、
接合容量を小さくできるように最適化している。さら
に、メサ部の括れ部分が合計５［μｍ］もあると、ｐ側
アップのマウントであれば機械的強度も十分である。
次いで、第１図（ｃ）に示す如く、全面に厚さ1.5［μ
ｍ］のp-InPクラッド層（第４の半導体層）15及び厚さ
0.8［μｍ］のp+GaInAsPキャップ層16を成長形成した。
なお、本実施例では、結晶成長に液相エピタキシャル成
長（LPE）成長法を用いており、最終的なキャップ層16
の表面は平坦化されている。
ｍ］のp-InPクラッド層（第４の半導体層）15及び厚さ
0.8［μｍ］のp+GaInAsPキャップ層16を成長形成した。
なお、本実施例では、結晶成長に液相エピタキシャル成
長（LPE）成長法を用いており、最終的なキャップ層16
の表面は平坦化されている。
次いで、第１図（ｄ）に示す如く、発光に寄与する活性
層12の上に約25［μｍ］幅のストライプ状にAu-Zn電極1
7をリフトオフ法によって形成した。続いて、この電極1
7をアロイングした後、電極17をマスクとして両側の活
性層12が露出するまでエッチングを行った。p-InP層15
の除去の際にHClを用いれば、その選択性によって活性
層12で正確にエッチングが停止されることは前述の通り
である。その後、硫酸＋過酸化水素＋水（4:1:1）溶液
で、外側の活性層12のみを選択的に除去した。このエッ
チャントは、InPには作用しない。従って、エッチング
の横方向の進行は自動的にInP埋込み部で停止され、極
めて再現性良く所望のメサ形状を得ることが可能であっ
た。なお、この場合、P+GaInAsPキャップ層16は、活性
層に比し厚く、また組成比が異なるのでエッチングは極
めて少ない。
層12の上に約25［μｍ］幅のストライプ状にAu-Zn電極1
7をリフトオフ法によって形成した。続いて、この電極1
7をアロイングした後、電極17をマスクとして両側の活
性層12が露出するまでエッチングを行った。p-InP層15
の除去の際にHClを用いれば、その選択性によって活性
層12で正確にエッチングが停止されることは前述の通り
である。その後、硫酸＋過酸化水素＋水（4:1:1）溶液
で、外側の活性層12のみを選択的に除去した。このエッ
チャントは、InPには作用しない。従って、エッチング
の横方向の進行は自動的にInP埋込み部で停止され、極
めて再現性良く所望のメサ形状を得ることが可能であっ
た。なお、この場合、P+GaInAsPキャップ層16は、活性
層に比し厚く、また組成比が異なるのでエッチングは極
めて少ない。
次いで、第１図（ｅ）に示す如く、絶縁膜としてSiO2膜
18を堆積させた後、メサ頂部に窓を開けた後に、Au-Cr
電極19を全面に蒸着した。また、基板10側は約100［μ
ｍ］厚になるまで研磨したあと、ｎ側電極としてAu-Ge
電極20を形成する。これにより、埋込み型の半導体レー
ザが完成することになる。
18を堆積させた後、メサ頂部に窓を開けた後に、Au-Cr
電極19を全面に蒸着した。また、基板10側は約100［μ
ｍ］厚になるまで研磨したあと、ｎ側電極としてAu-Ge
電極20を形成する。これにより、埋込み型の半導体レー
ザが完成することになる。
かくして形成された半導体レーザは、活性層12の幅及び
埋込み部の幅を設計通りの寸法で再現性良く規定するこ
とができる。さらに、電極の幅は25［μｍ］と十分に広
い面積に亙ってオーミックコンタクトがとれ、コンタク
ト抵抗を十分に小さくすることが可能である。従って、
活性層幅及び埋込み部幅の最適化をはかることができ、
素子特性の向上をはかることができる。また、活性層の
幅を正確に規定できることから、素子製造歩留りの向上
をはかることも可能である。さらに、埋込み部の幅を狭
くできるので、浮遊容量を小さくすることができ、応答
特性を良くし高速変調可能とすることができる。また、
MT法と異なり狭い間隙部への無理な結晶成長を避け、プ
レーナに近い状態で結晶成長を行えるので、ストレスも
なくし信頼性向上をはかり得る等の利点がある。
埋込み部の幅を設計通りの寸法で再現性良く規定するこ
とができる。さらに、電極の幅は25［μｍ］と十分に広
い面積に亙ってオーミックコンタクトがとれ、コンタク
ト抵抗を十分に小さくすることが可能である。従って、
活性層幅及び埋込み部幅の最適化をはかることができ、
素子特性の向上をはかることができる。また、活性層の
幅を正確に規定できることから、素子製造歩留りの向上
をはかることも可能である。さらに、埋込み部の幅を狭
くできるので、浮遊容量を小さくすることができ、応答
特性を良くし高速変調可能とすることができる。また、
MT法と異なり狭い間隙部への無理な結晶成長を避け、プ
レーナに近い状態で結晶成長を行えるので、ストレスも
なくし信頼性向上をはかり得る等の利点がある。
第２図（ａ）〜（ｆ）は本発明の他の実施例を説明する
ための工程断面図である。なお、第１図と同一部分には
同一符号を付して、その詳しい説明は省略する。
ための工程断面図である。なお、第１図と同一部分には
同一符号を付して、その詳しい説明は省略する。
この実施例が先に説明した実施例と異なる点は、活性層
をエッチングする代りに、基板上の凹凸を利用して活性
層の幅を規定することにある。即ち本実施例では、ま
ず、第２図（ａ）に示す如く、ｎ型InP基板10上に、幅
２［μｍ］，高さ１［μｍ］のメサ24を間隔１［μｍ］
で２本平行に形成する。その後、第２図（ｂ）に示す如
く、厚さ0.5［μｍ］のn-InPバッファ層11及び厚さ0.1
［μｍ］のGaInAsP活性層12を、メサ上部には成長しな
いように結晶成長する。この状態で、２本のメサ24間に
その間隔で正確に規定された活性層12が形成されること
になる。
をエッチングする代りに、基板上の凹凸を利用して活性
層の幅を規定することにある。即ち本実施例では、ま
ず、第２図（ａ）に示す如く、ｎ型InP基板10上に、幅
２［μｍ］，高さ１［μｍ］のメサ24を間隔１［μｍ］
で２本平行に形成する。その後、第２図（ｂ）に示す如
く、厚さ0.5［μｍ］のn-InPバッファ層11及び厚さ0.1
［μｍ］のGaInAsP活性層12を、メサ上部には成長しな
いように結晶成長する。この状態で、２本のメサ24間に
その間隔で正確に規定された活性層12が形成されること
になる。
次いで、第２図（ｃ）に示す如く全面に厚さ1.5［μ
ｍ］のp-InPクラッド層（第３の半導体層）25及び厚さ
0.8［μｍ］のp+‐GaInAsPキャップ層16を結晶成長す
る。その後、第２図（ｄ）に示す如く、発光に寄与する
活性層12を含むように、約35［μｍ］幅でメサを形成す
る。さらに、第２図（ｅ）に示す如く先の実施例と同様
に、外側の活性層12のみを硫酸＋過酸化水素水＋水の溶
液で選択的にエッチング除去する。
ｍ］のp-InPクラッド層（第３の半導体層）25及び厚さ
0.8［μｍ］のp+‐GaInAsPキャップ層16を結晶成長す
る。その後、第２図（ｄ）に示す如く、発光に寄与する
活性層12を含むように、約35［μｍ］幅でメサを形成す
る。さらに、第２図（ｅ）に示す如く先の実施例と同様
に、外側の活性層12のみを硫酸＋過酸化水素水＋水の溶
液で選択的にエッチング除去する。
次いで、第２図（ｆ）に示す如く、メサ頂部に約25［μ
ｍ］幅のAu-Zn電極17を蒸着，リフトオフによって形成
し、全面にAu-Cr電極19を蒸着する。そして、基板側を
約100［μｍ］厚さになるまで研磨した後、ｎ側電極と
してAu-Ge電極20を形成することによって、埋込み型レ
ーザが完成することになる。
ｍ］幅のAu-Zn電極17を蒸着，リフトオフによって形成
し、全面にAu-Cr電極19を蒸着する。そして、基板側を
約100［μｍ］厚さになるまで研磨した後、ｎ側電極と
してAu-Ge電極20を形成することによって、埋込み型レ
ーザが完成することになる。
かくして形成されたレーザは、活性層幅及び埋込み部幅
を設計寸法通りに制御でき、しかもコンタクト部の面積
を十分広くとることができる。従って、先の実施例と同
様の効果が得られる。
を設計寸法通りに制御でき、しかもコンタクト部の面積
を十分広くとることができる。従って、先の実施例と同
様の効果が得られる。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記活性領域は必ずしも活性層のみで形
成されたものに限らず、GaInAsP活性層とその上下の少
なくとも一方に形成されたGaInAsP活性層とは異なる組
成のGaInAsP導波層とからなるものであってもよい。さ
らに、材料はGaInAsP/InP系に限るものではなく、AlGaA
s/GaAs系等、他の半導体材料に適用することも可能であ
る。また、埋込み型の半導体レーザに限るものではな
く、面発光型LEDに適用することも可能である。この場
合、小さい発光径と広いコンタクト径を得ることが可能
であり、大幅な性能向上が期待できる。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
ない。例えば、前記活性領域は必ずしも活性層のみで形
成されたものに限らず、GaInAsP活性層とその上下の少
なくとも一方に形成されたGaInAsP活性層とは異なる組
成のGaInAsP導波層とからなるものであってもよい。さ
らに、材料はGaInAsP/InP系に限るものではなく、AlGaA
s/GaAs系等、他の半導体材料に適用することも可能であ
る。また、埋込み型の半導体レーザに限るものではな
く、面発光型LEDに適用することも可能である。この場
合、小さい発光径と広いコンタクト径を得ることが可能
であり、大幅な性能向上が期待できる。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
［発明の効果］ 以上詳述したように本発明によれば、活性領域の周囲の
溝若しくは凸部をマスク合わせで正確に規定すること
と、広いメサを形成した後に外側の活性層の残りを選択
的にエッチング除去することにより、広いコンタクト幅
と狭く精密に規定された埋込み部を自己整合的に構成す
ることが可能となる。このため、安定な基本横モード発
振，少ない電流のリーク，低い抵抗と小さい接合容量を
持つ高速変調，高効率，高出力，低しきい値動作の可能
な半導体レーザを再現性良く製造することができる。ま
た、横モード特性等のレーザ特有の観点を除けば面発光
型LEDにも応用でき、一般に低抵抗，高い電流集中度を
実現した発光素子の製造が容易になる。
溝若しくは凸部をマスク合わせで正確に規定すること
と、広いメサを形成した後に外側の活性層の残りを選択
的にエッチング除去することにより、広いコンタクト幅
と狭く精密に規定された埋込み部を自己整合的に構成す
ることが可能となる。このため、安定な基本横モード発
振，少ない電流のリーク，低い抵抗と小さい接合容量を
持つ高速変調，高効率，高出力，低しきい値動作の可能
な半導体レーザを再現性良く製造することができる。ま
た、横モード特性等のレーザ特有の観点を除けば面発光
型LEDにも応用でき、一般に低抵抗，高い電流集中度を
実現した発光素子の製造が容易になる。
第１図（ａ）〜（ｅ）は本発明の一実施例に係わる半導
体レーザ製造工程を示す断面図、第２図（ａ）〜（ｆ）
は本発明の他の実施例を説明するための工程断面図、第
３図（ａ）〜（ｄ）は従来の半導体レーザ製造工程を示
す断面図である。 10……n-InP基板、11……n-InPバッファ層（第１の半導
体層）、12……GaInAsP活性層（第２の半導体層）、13
……p-InP保護層（第３の半導体層）、14……凹部、15
……p-InPクラッド層（第４の半導体層）、16……p+‐G
aInAsPコンタクト層、17……AuZn電極、18……SiO2膜
（絶縁領域）、19……Au-Cr電極、20……Au-Ge電極、24
……メサ部、25……p-InPクラッド層（第３の半導体
層）。
体レーザ製造工程を示す断面図、第２図（ａ）〜（ｆ）
は本発明の他の実施例を説明するための工程断面図、第
３図（ａ）〜（ｄ）は従来の半導体レーザ製造工程を示
す断面図である。 10……n-InP基板、11……n-InPバッファ層（第１の半導
体層）、12……GaInAsP活性層（第２の半導体層）、13
……p-InP保護層（第３の半導体層）、14……凹部、15
……p-InPクラッド層（第４の半導体層）、16……p+‐G
aInAsPコンタクト層、17……AuZn電極、18……SiO2膜
（絶縁領域）、19……Au-Cr電極、20……Au-Ge電極、24
……メサ部、25……p-InPクラッド層（第３の半導体
層）。
Claims (10)
- 【請求項１】第１導電型の第１の半導体層上にそれより
も禁制帯幅の小さい第２の半導体からなる活性領域を形
成する工程と、前記活性領域の最終的に残す部分の両側
近傍若しくは周囲において所定の幅に亙って前記活性領
域を除去する工程と、前記活性領域よりも大きな禁制帯
幅を有する第２導電型の第３の半導体層を全体を覆うよ
うに結晶成長する工程と、前記活性領域の最終的に残す
部分の真上を含み且つ前記活性領域を除去した部分の外
側の活性領域の一部も包含する領域を残す如く前記活性
領域に達する深さまでエッチング除去する工程と、前記
活性領域のうち外側に残された部分を活性領域のみを選
択的にエッチングするエッチャントにより除去する工程
とを含むことを特徴とする半導体発光素子の製造方法。 - 【請求項２】前記活性領域を形成した後、この活性領域
よりも禁制帯幅の大きい第２導電型の半導体保護層を連
続して結晶成長することを特徴とする特許請求の範囲第
１項記載の半導体発光層の製造方法。 - 【請求項３】前記活性領域の最終的に残す部分の真上を
含み且つ前記活性領域を除去した部分の外側の活性領域
の一部も包含する領域に、電極を形成することを特徴と
する特許請求の範囲第１項記載の半導体発光素子の製造
方法。 - 【請求項４】前記活性領域はInP基板上に格子整合され
たGaInAsP四元混晶であり、これよりも禁制帯幅の大き
い半導体層はInP結晶であることを特徴とする特許請求
の範囲第１項記載の半導体発光素子の製造方法。 - 【請求項５】前記活性領域は、InP基板上に格子整合さ
れたGaInAsP活性層と、その上下の少なくとも一方に形
成されたGaInAsP活性層とは異なる組成のGaInAsP導波層
とからなるものであることを特徴とする特許請求の範囲
第１項又は第４項記載の半導体発光素子の製造方法。 - 【請求項６】前記第４の半導体層上に、オーミック性を
良くするためにGaInAsPオーミックコンタクト層を形成
したことを特徴とする特許請求の範囲第４項又は第５項
記載の半導体発光素子の製造方法。 - 【請求項７】第１導電型の第１の半導体層或いは半導体
基板に所定の幅と所定の高さのメサストライプを所定の
間隔で平行に２本形成する工程と、この半導体よりも禁
制帯幅の小さい第２の半導体からなる活性領域をメサス
トライプ上を除いて結晶成長し、さらに前記活性領域よ
りも禁制帯幅の大きい第２導電型の第３の半導体層を全
体を覆うように結晶成長する工程と、前記メサストライ
プ２本の真上及びその外側を含む広さを有する電極形成
領域を設ける工程と、前記電極形成領域の外側を前記メ
サストライプの外側の前記活性領域に達する深さまでエ
ッチング除去する工程と、前記活性領域のうち前記メサ
ストライプ２本によって挟まれた部分以外を活性領域の
み選択的にエッチングするエッチャントにより除去する
工程とを含むことを特徴とする半導体発光素子の製造方
法。 - 【請求項８】前記活性領域はInP基板上に格子整合され
たGaInAsP四元混晶であり、これよりも禁制帯幅の大き
い半導体層はInP結晶であることを特徴とする特許請求
の範囲第７項記載の半導体発光素子の製造方法。 - 【請求項９】前記活性領域は、InP基板上に格子整合さ
れたGaInAsP活性層と、その上下の少なくとも一方に形
成されたGaInAsP活性層とは異なる組成のGaInAsP導波層
とからなるものであることを特徴とする特許請求の範囲
第７項又は第８項記載の半導体発光素子の製造方法。 - 【請求項１０】前記第３の半導体層上に、オーミックコ
ンタクト層を形成したことを特徴とする特許請求の範囲
第８項又は第９項記載の半導体発光素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23185286A JPH07105556B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体発光素子の製造方法 |
| US07/095,114 US4870468A (en) | 1986-09-12 | 1987-09-11 | Semiconductor light-emitting device and method of manufacturing the same |
| EP87308096A EP0260909B1 (en) | 1986-09-12 | 1987-09-14 | Semiconductor light-emitting device and method of manufacturing the same |
| DE8787308096T DE3782704T2 (de) | 1986-09-12 | 1987-09-14 | Licht emittierende halbleitervorrichtung und verfahren zu deren herstellung. |
| US07/382,345 US4958202A (en) | 1986-09-12 | 1989-07-20 | Semiconductor light-emitting device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23185286A JPH07105556B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体発光素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP516595A Division JP2554852B2 (ja) | 1995-01-17 | 1995-01-17 | 半導体発光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386594A JPS6386594A (ja) | 1988-04-16 |
| JPH07105556B2 true JPH07105556B2 (ja) | 1995-11-13 |
Family
ID=16930023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23185286A Expired - Lifetime JPH07105556B2 (ja) | 1986-09-12 | 1986-09-30 | 半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105556B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5882585A (ja) * | 1981-11-11 | 1983-05-18 | Nec Corp | 半導体レ−ザの製造方法 |
| JPS61150393A (ja) * | 1984-12-25 | 1986-07-09 | Fujitsu Ltd | 半導体レ−ザおよびその製造方法 |
| JPS61210689A (ja) * | 1985-03-14 | 1986-09-18 | Fujitsu Ltd | 半導体レ−ザの構造及び製造方法 |
-
1986
- 1986-09-30 JP JP23185286A patent/JPH07105556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386594A (ja) | 1988-04-16 |
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