JPH07105382B2 - 気相エツチングを含む半導体デバイスの製作プロセス - Google Patents
気相エツチングを含む半導体デバイスの製作プロセスInfo
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- JPH07105382B2 JPH07105382B2 JP61502020A JP50202086A JPH07105382B2 JP H07105382 B2 JPH07105382 B2 JP H07105382B2 JP 61502020 A JP61502020 A JP 61502020A JP 50202086 A JP50202086 A JP 50202086A JP H07105382 B2 JPH07105382 B2 JP H07105382B2
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Description
【発明の詳細な説明】 技術分野 本発明は半導体デバイスの製作プロセスとそのようなプ
ロセスにより作られたデバイスに係る。
ロセスにより作られたデバイスに係る。
発明の背景 新しい材料、新し製作技術及び新しい半導体デバイス構
造のいずれの方面でも、最近数年で半導体技術は著しい
進展をみた。たとえば、幾何学的形状はより小さくな
り、充てん密度は高くなり、製作技術は改善された。
造のいずれの方面でも、最近数年で半導体技術は著しい
進展をみた。たとえば、幾何学的形状はより小さくな
り、充てん密度は高くなり、製作技術は改善された。
このことはIII−Ｖ半導体化合物デバイスの分野で、特
に正しい。そのようなデバイスは増幅回路の帯域がより
大きくなるとともに、メモリ及び論理回路のような電子
回路における速度が一層速くなることを約束している。
また、III−Ｖ半導体化合物は光検出器、発光ダイオー
ド及びレーザのような光デバイスにも使われている。
に正しい。そのようなデバイスは増幅回路の帯域がより
大きくなるとともに、メモリ及び論理回路のような電子
回路における速度が一層速くなることを約束している。
また、III−Ｖ半導体化合物は光検出器、発光ダイオー
ド及びレーザのような光デバイスにも使われている。
そのように進展しつつある技術に対して特に有用なこと
は、小さな寸法をもつ幾何学的形状を生じるようある種
の材料に特定され、高度に制御された各種の製作プロセ
スである。事実、多くの用途において、小さな寸法と高
い充てん密度は特に望ましい。なぜならば、チツプ面積
の単位当りのより多くの機能を生みだし（大メモリ、論
理回路等）、これらの望ましい形状は正確で精密な製作
技術を必要とするからである。
は、小さな寸法をもつ幾何学的形状を生じるようある種
の材料に特定され、高度に制御された各種の製作プロセ
スである。事実、多くの用途において、小さな寸法と高
い充てん密度は特に望ましい。なぜならば、チツプ面積
の単位当りのより多くの機能を生みだし（大メモリ、論
理回路等）、これらの望ましい形状は正確で精密な製作
技術を必要とするからである。
適切な具体例はIII−Ｖ半導体化合物を有するデバイス
の製作に用いられるエツチング技術である。ここで、他
の化合物の存在下でエツチすべき一化合物を高度に選択
的にエツチすることとともに、均一なエツチングが望ま
しい。III−Ｖ半導体化合物用の典型的なプラズマエツ
チングについては、1983年８月９日ブイ・エム・ドネリ
（V.M.Donnelly）らに承認された米国特許第4,397,711
号に述べられている。
の製作に用いられるエツチング技術である。ここで、他
の化合物の存在下でエツチすべき一化合物を高度に選択
的にエツチすることとともに、均一なエツチングが望ま
しい。III−Ｖ半導体化合物用の典型的なプラズマエツ
チングについては、1983年８月９日ブイ・エム・ドネリ
（V.M.Donnelly）らに承認された米国特許第4,397,711
号に述べられている。
プラズマを用いない気体エツチングは、多くの用途、特
に半導体デバイスに特に有利である。これらの利点のい
くつかは、表面の損傷が最小であること、選択性が良い
こと、実施が簡単であること及び多数のデバイスを同時
にエツチできる可能性をもつことである。これらの利点
のいくつかについては、1985年２月12日ジユイ・エム・
クツク（J.M.Cook）に承認された米国特許第4,498,953
号で議論されている。
に半導体デバイスに特に有利である。これらの利点のい
くつかは、表面の損傷が最小であること、選択性が良い
こと、実施が簡単であること及び多数のデバイスを同時
にエツチできる可能性をもつことである。これらの利点
のいくつかについては、1985年２月12日ジユイ・エム・
クツク（J.M.Cook）に承認された米国特許第4,498,953
号で議論されている。
発明の要約 本発明は外部励起なしに、少くとも一つのIII−Ｖ化合
物半導体をエツチするために、臭素又は塩素ガスが用い
られる１ないし複数のIII−Ｖ半導体化合物を含むデバ
イスを製作するためのプロセスに係る。エツチングは一
般に減圧下で行われ、0.0133ないし2.67Pa〔0.1ないし2
0ミリメートル（mTorr）〕が好ましく、0.133ないし1.3
3Pa〔１−10mTorr〕が最も好ましい。温度は広範囲で変
えてよい。しばしば温度は製作プロセスで便利なエツチ
速度を生じるよう調整される。高温の限界はしばしば製
作しているデバイスへの損傷が避けられるように、ある
いは製作プロセスに用いられている材料（たとえばフオ
トレジスト）への損傷が避けられるように設定される。
しばしばプロセスは同じプロセスでやはり露出されてい
る別のIII−Ｖ半導体化合物をエツチングすることな
く、あるIII−Ｖ半導体化合物をエツチングするように
行われる。典型的な例はGaAlAsの存在下でGaAsをエツチ
ングするか、InGaAs又はInAlAsの存在下でInPをエツチ
ングすることである。臭素又は塩素の存在下で、気体酸
化剤を加えると、しばしば高い選択性が得られる。典型
的な気体酸化剤は、酸素、水蒸気及び露出した表面を酸
化できる他の成分である。このプロセスは選択的にドー
プされたヘテロ接合トランジスタ（SDHT）、他のヘテロ
構造デバイス、各種電界効果型デバイス（FET）及び量
子井戸光デバイスを含む多数のデバイスの製作に有用で
ある。このプロセスは簡単で、気体臭素又は塩素に露出
することだけを必要とし、試料をプラズマ又は水溶液に
露出する必要はなく、通常の光学的又は干渉的なプロセ
スを用いて同時にモニターすることが容易である。
物半導体をエツチするために、臭素又は塩素ガスが用い
られる１ないし複数のIII−Ｖ半導体化合物を含むデバ
イスを製作するためのプロセスに係る。エツチングは一
般に減圧下で行われ、0.0133ないし2.67Pa〔0.1ないし2
0ミリメートル（mTorr）〕が好ましく、0.133ないし1.3
3Pa〔１−10mTorr〕が最も好ましい。温度は広範囲で変
えてよい。しばしば温度は製作プロセスで便利なエツチ
速度を生じるよう調整される。高温の限界はしばしば製
作しているデバイスへの損傷が避けられるように、ある
いは製作プロセスに用いられている材料（たとえばフオ
トレジスト）への損傷が避けられるように設定される。
しばしばプロセスは同じプロセスでやはり露出されてい
る別のIII−Ｖ半導体化合物をエツチングすることな
く、あるIII−Ｖ半導体化合物をエツチングするように
行われる。典型的な例はGaAlAsの存在下でGaAsをエツチ
ングするか、InGaAs又はInAlAsの存在下でInPをエツチ
ングすることである。臭素又は塩素の存在下で、気体酸
化剤を加えると、しばしば高い選択性が得られる。典型
的な気体酸化剤は、酸素、水蒸気及び露出した表面を酸
化できる他の成分である。このプロセスは選択的にドー
プされたヘテロ接合トランジスタ（SDHT）、他のヘテロ
構造デバイス、各種電界効果型デバイス（FET）及び量
子井戸光デバイスを含む多数のデバイスの製作に有用で
ある。このプロセスは簡単で、気体臭素又は塩素に露出
することだけを必要とし、試料をプラズマ又は水溶液に
露出する必要はなく、通常の光学的又は干渉的なプロセ
スを用いて同時にモニターすることが容易である。
図面の簡単な説明 第１図は半導体構造、すなわち選択的にドープされたヘ
テロ構造トランジスタの側面図、 第２図は半導体構造すなわち相補トランジスタ構造の側
面図である。
テロ構造トランジスタの側面図、 第２図は半導体構造すなわち相補トランジスタ構造の側
面図である。
詳細な記述 本発明は気体塩素又は臭素は特に低圧において、多数の
III−Ｖ半導体化合物（たとえばGaAa）に対する特に均
一なエツチヤントとなるということを発見したことに基
く。気体臭素又は塩素は広い面積（たとえば50mm又はそ
れ以上の直径をもつウエハ全体に渡り）均一なエツチン
グをする。また、塩素と臭素の混合したものも、エツチ
ヤントガスに含まれる。
III−Ｖ半導体化合物（たとえばGaAa）に対する特に均
一なエツチヤントとなるということを発見したことに基
く。気体臭素又は塩素は広い面積（たとえば50mm又はそ
れ以上の直径をもつウエハ全体に渡り）均一なエツチン
グをする。また、塩素と臭素の混合したものも、エツチ
ヤントガスに含まれる。
また、気体臭素又は塩素は、ある条件下で著しく選択性
のあるエツチングをする。その場合、それは同じ条件に
露出された別のIII−Ｖ化合物半導体を損うことなく、
あるIII−Ｖ化合物半導体をエツチする。一般に、臭素
ガスはより制御性のあるエツチングとなめらかな表面を
生じるため、好ましい。一般に、高い選択エツチングは
（臭素に加え）酸化ガスの存在を必要とする。典型的な
酸化ガスは、酸素、水蒸気等である。典型的な条件下
で、気体臭素又は塩素がガリウム・アルミニウムひ素の
存在下で、ガリウムひ素をエツチする。一般にエツチン
グの選択性を示すためには、ガリウム・アルミニウムひ
素中に少くとも約５モルパーセントのアルミニウムが必
要である。しかし、ほとんどの実質的な興味は、約10モ
ルパーセント以上のアルミニウム含有量、たとえばAl
0.3Ga0.7Asにある。ここで、減圧した気体臭素及び酸化
ガスを用いると、きわめて高いエツチ選択性が可能であ
る。
のあるエツチングをする。その場合、それは同じ条件に
露出された別のIII−Ｖ化合物半導体を損うことなく、
あるIII−Ｖ化合物半導体をエツチする。一般に、臭素
ガスはより制御性のあるエツチングとなめらかな表面を
生じるため、好ましい。一般に、高い選択エツチングは
（臭素に加え）酸化ガスの存在を必要とする。典型的な
酸化ガスは、酸素、水蒸気等である。典型的な条件下
で、気体臭素又は塩素がガリウム・アルミニウムひ素の
存在下で、ガリウムひ素をエツチする。一般にエツチン
グの選択性を示すためには、ガリウム・アルミニウムひ
素中に少くとも約５モルパーセントのアルミニウムが必
要である。しかし、ほとんどの実質的な興味は、約10モ
ルパーセント以上のアルミニウム含有量、たとえばAl
0.3Ga0.7Asにある。ここで、減圧した気体臭素及び酸化
ガスを用いると、きわめて高いエツチ選択性が可能であ
る。
興味ある他の系は、AlInAaの存在下でのInPのエツチン
グ又はGaInAsの存在下でのInPのエツチングである。や
はり、興味は一般に、アルミニウム又はインジウムの含
有量が三元化合物中で約５モルパーセント以上あること
であるが、ほとんどの関心はInPに格子整合した組成
（たとえばGa0.47In0.53As又はAl0.47In0.53As）に集ま
つている。
グ又はGaInAsの存在下でのInPのエツチングである。や
はり、興味は一般に、アルミニウム又はインジウムの含
有量が三元化合物中で約５モルパーセント以上あること
であるが、ほとんどの関心はInPに格子整合した組成
（たとえばGa0.47In0.53As又はAl0.47In0.53As）に集ま
つている。
温度は広範囲に変えてよいが、一般に温度は便利なエツ
チ速度を生じ、デバイスの形状とフオトレジストのよう
な製作用材料の安定性を確実にするよう調整される。一
般に、好ましい温度範囲は60-200℃で、通常のフオトレ
ジスト材料が用いられる60-140℃が好ましい。他の型の
材料をマスクとして用いてフオトレジストが耐えられる
場合にはより高い温度を用いてもよい。最適な条件、特
にガリウムひ素のエツチングが含まれる条件は、100-11
0℃の温度範囲である。
チ速度を生じ、デバイスの形状とフオトレジストのよう
な製作用材料の安定性を確実にするよう調整される。一
般に、好ましい温度範囲は60-200℃で、通常のフオトレ
ジスト材料が用いられる60-140℃が好ましい。他の型の
材料をマスクとして用いてフオトレジストが耐えられる
場合にはより高い温度を用いてもよい。最適な条件、特
にガリウムひ素のエツチングが含まれる条件は、100-11
0℃の温度範囲である。
臭素又は塩素圧及び酸化ガス圧の最適条件は、しばしば
エツチされているIII−Ｖ化合物半導体及び選択性が必
要か否かに依存する。
エツチされているIII−Ｖ化合物半導体及び選択性が必
要か否かに依存する。
一般に、臭素又は塩素圧は約0.0133Pa（0.1mTorr）ない
し約13.33Pa（100mTorr）まで変えてもよい。13.33Pa
（100mTorr）以上では、エツチングは起るが均一性は下
る。もし均一性が厳密でなく、エツチング速度が重要で
あるならば、しばしば13.33Pa（100mTorr）以上の圧力
が用いられる。約0.0133Pa（0.1mTorr）以下の圧力で
は、エツチング速度はしばしば多くの用途には不適当な
ほど遅い。0.133ないし1.33Pa（１ないし10mTorr）の圧
力範囲は、通常エツチング速度とエツチングの均一性を
最もよく両立させる。
し約13.33Pa（100mTorr）まで変えてもよい。13.33Pa
（100mTorr）以上では、エツチングは起るが均一性は下
る。もし均一性が厳密でなく、エツチング速度が重要で
あるならば、しばしば13.33Pa（100mTorr）以上の圧力
が用いられる。約0.0133Pa（0.1mTorr）以下の圧力で
は、エツチング速度はしばしば多くの用途には不適当な
ほど遅い。0.133ないし1.33Pa（１ないし10mTorr）の圧
力範囲は、通常エツチング速度とエツチングの均一性を
最もよく両立させる。
エツチングの選択性が基本的な関心事である場合には、
酸化ガスが用いられる。気体H2Oは特に便利な酸化ガス
である。ガリウム・アルミニウムひ素の存在下でガリウ
ムひ素をエツチングする場合0.133ないし1.33Pa（１−1
0mTorr）の臭素圧及び0.0133及び0.267Pa（0.1ないし2m
Torr）の水蒸気圧が好ましい。より好ましいのは、0.13
3Pa（1mTorr）−50パーセントの臭素圧及び0.067Pa（0.
5mTorr）−50パーセントの水蒸気圧である。しばしば不
活性キヤリヤガス（たとえば、ヘリウム、アルゴン等）
が用いられ、従つて上の圧力は不活性キヤリヤガス中の
分圧である。事実、水蒸気はその正しい水蒸気が生じる
ような条件下の温度及び条件で、水中をバブルさせて通
したキヤリヤガスを用いて、エツチング室中に導入する
と便利である。
酸化ガスが用いられる。気体H2Oは特に便利な酸化ガス
である。ガリウム・アルミニウムひ素の存在下でガリウ
ムひ素をエツチングする場合0.133ないし1.33Pa（１−1
0mTorr）の臭素圧及び0.0133及び0.267Pa（0.1ないし2m
Torr）の水蒸気圧が好ましい。より好ましいのは、0.13
3Pa（1mTorr）−50パーセントの臭素圧及び0.067Pa（0.
5mTorr）−50パーセントの水蒸気圧である。しばしば不
活性キヤリヤガス（たとえば、ヘリウム、アルゴン等）
が用いられ、従つて上の圧力は不活性キヤリヤガス中の
分圧である。事実、水蒸気はその正しい水蒸気が生じる
ような条件下の温度及び条件で、水中をバブルさせて通
したキヤリヤガスを用いて、エツチング室中に導入する
と便利である。
多くの用途で、エツチされる層は非常に薄くしばしば50
0nm以下、あるいはnmにもなるほどであることに注意す
べきである。以下は臭素ガスエツチングプロセスの多く
の用途である。
0nm以下、あるいはnmにもなるほどであることに注意す
べきである。以下は臭素ガスエツチングプロセスの多く
の用途である。
第１図は本発明のプロセスに従つて有用に作られた選択
的にドープされたヘテロ構造（10）の側面図である。こ
の図は完成したデバイスを示す。それは通常同じウエハ
上に多くの同様のデバイスを有するウエハの一部に作ら
れる。デバイスは基板の最上部上に多数の層を成長させ
た半絶縁性ガリウムひ素基板（11）上に作られる。これ
らの層は約１μｍの厚さをもつアンドープ・ガリウムひ
素（12）、厚さ約２−8nmのAlGaAs（典型的な組成はAl
0.3Ga0.7As）のアンドープ層（13）、典型的な場合約30
-50nmの厚さをもつn+AlGaAsの高濃度ドープ層（14）及
びn+GaAsの高濃度ドープ層（15）である。n+AlGaAs層
（14）及びn+GaAs層（15）の両方ともシリコンがドープ
され、前者は通常１−２×1018cm-3のドーピング濃度、
後者は約２×1018cm-3のドーピング濃度である。
的にドープされたヘテロ構造（10）の側面図である。こ
の図は完成したデバイスを示す。それは通常同じウエハ
上に多くの同様のデバイスを有するウエハの一部に作ら
れる。デバイスは基板の最上部上に多数の層を成長させ
た半絶縁性ガリウムひ素基板（11）上に作られる。これ
らの層は約１μｍの厚さをもつアンドープ・ガリウムひ
素（12）、厚さ約２−8nmのAlGaAs（典型的な組成はAl
0.3Ga0.7As）のアンドープ層（13）、典型的な場合約30
-50nmの厚さをもつn+AlGaAsの高濃度ドープ層（14）及
びn+GaAsの高濃度ドープ層（15）である。n+AlGaAs層
（14）及びn+GaAs層（15）の両方ともシリコンがドープ
され、前者は通常１−２×1018cm-3のドーピング濃度、
後者は約２×1018cm-3のドーピング濃度である。
この型の構造の特別な利点は、ガリウムひ素エピタキシ
ヤル層のアンドープ部分中に、二次元電子ガスが存在す
ることである。これは第１図中の点線（18）により示さ
れている。
ヤル層のアンドープ部分中に、二次元電子ガスが存在す
ることである。これは第１図中の点線（18）により示さ
れている。
臭素及び酸化ガスでのエツチング工程の前に、ソース電
極（16）及びドレイン電極（17）が置かれる。n+GaAs層
（15）がウエハ全体を横切つて延び、n+AlGaAs層上に置
くべきゲード電極を形成するため、エツチすべきn+GaAs
の領域を描く目的で、フオトリングラフイ技術が用いら
れる。
極（16）及びドレイン電極（17）が置かれる。n+GaAs層
（15）がウエハ全体を横切つて延び、n+AlGaAs層上に置
くべきゲード電極を形成するため、エツチすべきn+GaAs
の領域を描く目的で、フオトリングラフイ技術が用いら
れる。
エツチングに先だち、表面は典型的な場合に1:1のHCl水
溶液中に30秒入れ（基本的にはそれ自身の酸化物を除去
するため）浄化し、脱イオン水中で洗浄し、窒素ガスを
ふきつけ乾燥する。次に試料はガス供給前の基本圧が＜
0.067Pa（0.5mTorr）になるよう排気された反応容器中
に置かれた。この最初にポンプで引くことにより、試料
は電極と熱的に平衡になつた。酸化剤を除く条件の場
合、残留H2Oを排除するため、Br2を導入する数分前に、
反応容器中にBCl3〔0.267-0.67Pa〔２−5mTorr）〕を加
えた。ここで望ましいようなエツチ停止条件の場合、酸
化剤（O2又はH2O）をBr2の導入前、少くとも２分間流し
た。反応の終りに、逆の順序で流れを止め、反応容器は
0.133Pa（1mTorr）以下に排気され、分離され、次に試
料の移動のため101325Pa（１気圧）までN2で圧力を加え
た。
溶液中に30秒入れ（基本的にはそれ自身の酸化物を除去
するため）浄化し、脱イオン水中で洗浄し、窒素ガスを
ふきつけ乾燥する。次に試料はガス供給前の基本圧が＜
0.067Pa（0.5mTorr）になるよう排気された反応容器中
に置かれた。この最初にポンプで引くことにより、試料
は電極と熱的に平衡になつた。酸化剤を除く条件の場
合、残留H2Oを排除するため、Br2を導入する数分前に、
反応容器中にBCl3〔0.267-0.67Pa〔２−5mTorr）〕を加
えた。ここで望ましいようなエツチ停止条件の場合、酸
化剤（O2又はH2O）をBr2の導入前、少くとも２分間流し
た。反応の終りに、逆の順序で流れを止め、反応容器は
0.133Pa（1mTorr）以下に排気され、分離され、次に試
料の移動のため101325Pa（１気圧）までN2で圧力を加え
た。
レーザ干渉法はヘテロ構造に対して行う低圧ガスエツチ
ングのエツチ深さと終点をモニターするための便利なそ
の場観察技術である。GaAs及びAlxGa1-xAsは632.8nmのH
e/Neレーザプローブに部分的に透明で、従つて最上部層
の厚さと表面及びGaAs/AlxGa1-xAs界面間の干渉の変化
により、強度変調が起る。更に、層の屈折率ｎ（X1）間
の違いにより、層が除去された時、終点は容易に検出さ
れる。屈折率は波長（ここでは一定）及びAlのモル分率
ｘの関数である。
ングのエツチ深さと終点をモニターするための便利なそ
の場観察技術である。GaAs及びAlxGa1-xAsは632.8nmのH
e/Neレーザプローブに部分的に透明で、従つて最上部層
の厚さと表面及びGaAs/AlxGa1-xAs界面間の干渉の変化
により、強度変調が起る。更に、層の屈折率ｎ（X1）間
の違いにより、層が除去された時、終点は容易に検出さ
れる。屈折率は波長（ここでは一定）及びAlのモル分率
ｘの関数である。
エツチングプロセスは100ないし110℃の温度、約0.133P
a（1mTorr）の臭素圧及び約0.067Pa（0.5mTorr）の水蒸
気圧で行われる。一般に、水蒸気を運ぶためとエツチヤ
ントガスを確実に急速に置換するため、不活性ガスが用
いられる。エツチングプロセスは上で述べたレーザ干渉
計でモニターされる。
a（1mTorr）の臭素圧及び約0.067Pa（0.5mTorr）の水蒸
気圧で行われる。一般に、水蒸気を運ぶためとエツチヤ
ントガスを確実に急速に置換するため、不活性ガスが用
いられる。エツチングプロセスは上で述べたレーザ干渉
計でモニターされる。
ゲート窓を作るためガリウムひ素をエツチング除去した
後、ゲート電極（19）が通常の技術により形成される。
後、ゲート電極（19）が通常の技術により形成される。
第２図は上で述べたエツチプロセスが製作プロセスに有
用に用いられる別の例を示す。構造は相補トランジスタ
構造で、ｐ−チヤネル変調ドープFET（ｐ−MODFET）と
ともにｎ−チヤネルMESFET（金属−半導体電界効果トラ
ンジスタ）を有し、電子はｎ−ｐヘテロ接合障壁（ｎ−
HB MESFET）により閉じ込められる。第２図に示された
構造（20）は本質的に２つの部分、すなわちHB MESFET
とｐ−チヤネルMODFETに別けられる。これらの多数の相
補回路が、１枚のウエハの上（１つのチツプの上にす
ら）含まれる。最初ウエハは半絶縁性GaAs基板（21）で
作られ、順次以下の層が形成される。アンドープガリウ
ムひ素のバツフア層（22）（約１μｍの厚さ）、アンド
ープ・アルミニウム・ガリウムひ素のスペーサ層（23）
（約8nmの厚さ）、ｐ−Al0.6Ga0.4As層の（24）（約２
×1018cm-3のドーピング濃度にBeをドープし、厚さ約48
nm）及び340nmの厚さの場合約１×1017cm-3の濃度、約6
0nmの厚さの場合、約２×1018cm-3の濃度にシリコンを
ドープしたｎ−GaAsの最上部層（25）である。最初全ウ
エハがこれらの層で被覆される。
用に用いられる別の例を示す。構造は相補トランジスタ
構造で、ｐ−チヤネル変調ドープFET（ｐ−MODFET）と
ともにｎ−チヤネルMESFET（金属−半導体電界効果トラ
ンジスタ）を有し、電子はｎ−ｐヘテロ接合障壁（ｎ−
HB MESFET）により閉じ込められる。第２図に示された
構造（20）は本質的に２つの部分、すなわちHB MESFET
とｐ−チヤネルMODFETに別けられる。これらの多数の相
補回路が、１枚のウエハの上（１つのチツプの上にす
ら）含まれる。最初ウエハは半絶縁性GaAs基板（21）で
作られ、順次以下の層が形成される。アンドープガリウ
ムひ素のバツフア層（22）（約１μｍの厚さ）、アンド
ープ・アルミニウム・ガリウムひ素のスペーサ層（23）
（約8nmの厚さ）、ｐ−Al0.6Ga0.4As層の（24）（約２
×1018cm-3のドーピング濃度にBeをドープし、厚さ約48
nm）及び340nmの厚さの場合約１×1017cm-3の濃度、約6
0nmの厚さの場合、約２×1018cm-3の濃度にシリコンを
ドープしたｎ−GaAsの最上部層（25）である。最初全ウ
エハがこれらの層で被覆される。
AlGaAs層に影響を与えることなく、ガリウムひ素を除去
することにより、ｐ−チヤネルMODFET中にエツチング窓
をあけることから、製作が始められる。これは上で述べ
たように、酸化ガスとともに臭素ガスエツチを用いて行
われる。
することにより、ｐ−チヤネルMODFET中にエツチング窓
をあけることから、製作が始められる。これは上で述べ
たように、酸化ガスとともに臭素ガスエツチを用いて行
われる。
窓の製作に続き、ｎ−チヤネル及びｐ−チヤネルFETの
両方のためのメサが単一マスクでパターン形成され、化
学エツチングにより規定される。次に、AuBeを基礎とし
たｐ−形オーム性接触金属部（27）が堆積され、450℃
で２分間合金化される。これにAuGeを基礎としたｎ形接
触層（28）の堆積が続き、それは420℃で15秒間合金化
される。次に、ｐ−MODFET用のゲート（29）がパターン
形成され、2:10:100 H2O2：H2PO4：H2O溶液を用いて化
学的にくぼみがつけられる。Ti/Auゲート金属部が用い
られる。最初に同じプロセスにより、ｎ−HB MESFETゲ
ート（30）が形成される。通常の光接触リングラフイ
が、プロセスを通して用いられ、すべての金属形成は直
接リフトオフで規定される。FET中のゲート長及びソー
ス−ドレイン間隔は、それぞれ２ないし５μｍである。
ゲート幅は10ないし100μｍの範囲である。
両方のためのメサが単一マスクでパターン形成され、化
学エツチングにより規定される。次に、AuBeを基礎とし
たｐ−形オーム性接触金属部（27）が堆積され、450℃
で２分間合金化される。これにAuGeを基礎としたｎ形接
触層（28）の堆積が続き、それは420℃で15秒間合金化
される。次に、ｐ−MODFET用のゲート（29）がパターン
形成され、2:10:100 H2O2：H2PO4：H2O溶液を用いて化
学的にくぼみがつけられる。Ti/Auゲート金属部が用い
られる。最初に同じプロセスにより、ｎ−HB MESFETゲ
ート（30）が形成される。通常の光接触リングラフイ
が、プロセスを通して用いられ、すべての金属形成は直
接リフトオフで規定される。FET中のゲート長及びソー
ス−ドレイン間隔は、それぞれ２ないし５μｍである。
ゲート幅は10ないし100μｍの範囲である。
別の応用はMESFETの製作である。特に有利なのは、半導
体構造の電気的特性のその場モニターである。たとえ
ば、ソース−ドレイン電流はデバイスの閾値電圧を調整
するためのエツチング中モニターされる。
体構造の電気的特性のその場モニターである。たとえ
ば、ソース−ドレイン電流はデバイスの閾値電圧を調整
するためのエツチング中モニターされる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特公 昭43−21367（ＪＰ，Ｂ１) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ ｃｅ Ｌｅｔｔｅｒｓ，ｖｏｌｕｍｅ Ｅ ＤＬ−４，Ｎｏ．２（1983）（米）Ｐ．39 −41
Claims (11)
- 【請求項１】エッチャントガスによりIII−Ｖ半導体化
合物をエッチングすることを含む特に選択ドープヘテロ
構造又は電界効果トランジスタの製作に有用なIII−Ｖ
半導体化合物を含む半導体デバイス製作のプロセスにお
いて、 該エッチャントガスは0.0133ないし13.33Pa（0.1ないし
100mTorr）の間の圧力をもつ塩素ガス及び臭素ガスから
選択された少なくとも１つのガスを含み、エッチングさ
れる表面の温度は60ないし200℃であることを特徴とす
る半導体デバイスの製作プロセス。 - 【請求項２】請求の範囲第１項に記載されたプロセスに
おいて、エッチングガス圧は0.133ないし1.33Pa（１な
いし10mTorr）の間であることを特徴とする半導体デバ
イスの製作プロセス。 - 【請求項３】請求の範囲第１項に記載されたプロセスに
おいて、エッチングされる表面の温度は60ないし140℃
であることを特徴とする半導体デバイスの製作プロセ
ス。 - 【請求項４】請求の範囲第３項に記載されたプロセスに
おいて、該温度範囲は100ないし110℃であることを特徴
とする半導体デバイスの製作プロセス。 - 【請求項５】請求の範囲第１項に記載されたプロセスに
おいて、第１のIII−Ｖ半導体化合物が１ないし複数の
第２のIII−Ｖ半導体化合物の存在下でエッチされると
きは、該エッチャントは更に酸化ガスを含むことを特徴
とする半導体デバイスの製作プロセス。 - 【請求項６】請求の範囲第５項に記載されたプロセスに
おいて、該酸化ガスは酸素及び水蒸気から選択されるこ
とを特徴とする半導体デバイスの製作プロセス。 - 【請求項７】請求の範囲第６項に記載されたプロセスに
おいて、該エッチャントガスは臭素であり該酸化ガスは
水蒸気で、臭素ガスの圧力は0.133ないし1.33Pa（１な
いし10mTorr）の間で、水蒸気の圧力は0.0133ないし0.2
67Pa（0.1ないし2mTorr）の間であることを特徴とする
半導体デバイスの製作プロセス。 - 【請求項８】請求の範囲第７項に記載されたプロセスに
おいて、該第１のIII−Ｖ半導体化合物はガリウムひ素
で、該第２のIII−Ｖ半導体化合物は少なくとも10モル
パーセントのアルミニウムを有するガリウム・アルミニ
ウムひ素を含むことを特徴とする半導体デバイスの製作
プロセス。 - 【請求項９】請求の範囲第７項に記載されたプロセスに
おいて、該第１のIII−Ｖ半導体化合物はインジウムリ
ン（InP）で、該第２のIII−Ｖ半導体化合物はアルミニ
ウム・インジウムひ素又はガリウム・インジウムひ素を
含むことを特徴とする半導体デバイスの製作プロセス。 - 【請求項１０】請求の範囲第１項に記載されたプロセス
において、該エッチャントガスは本質的に臭素から成る
ことを特徴とする半導体デバイスの製作プロセス。 - 【請求項１１】請求の範囲第１〜10の１項に記載された
プロセスにおいて、該デバイスは金属−半導体電界効果
トランジスタ又は変調ドープ電界効果トランジスタであ
ることを特徴とする半導体デバイスの製作プロセス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/727,669 US4689115A (en) | 1985-04-26 | 1985-04-26 | Gaseous etching process |
| US727669 | 1985-04-26 | ||
| PCT/US1986/000642 WO1986006546A1 (en) | 1985-04-26 | 1986-03-27 | Process for making semiconductor devices which involve gaseous etching |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62502643A JPS62502643A (ja) | 1987-10-08 |
| JPH07105382B2 true JPH07105382B2 (ja) | 1995-11-13 |
Family
ID=24923542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61502020A Expired - Lifetime JPH07105382B2 (ja) | 1985-04-26 | 1986-03-27 | 気相エツチングを含む半導体デバイスの製作プロセス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4689115A (ja) |
| EP (1) | EP0221103B1 (ja) |
| JP (1) | JPH07105382B2 (ja) |
| KR (1) | KR920010128B1 (ja) |
| CA (1) | CA1274154A (ja) |
| DE (1) | DE3671811D1 (ja) |
| WO (1) | WO1986006546A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| GB8905988D0 (en) * | 1989-03-15 | 1989-04-26 | Secr Defence | Iii-v integrated circuits |
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| US5329137A (en) * | 1991-07-17 | 1994-07-12 | The United States Of America As Represented By The Secretary Of The Air Force | Integrated total internal reflection optical switch utilizing charge storage in a quantum well |
| JPH06232099A (ja) | 1992-09-10 | 1994-08-19 | Mitsubishi Electric Corp | 半導体装置の製造方法，半導体装置の製造装置，半導体レーザの製造方法，量子細線構造の製造方法，及び結晶成長方法 |
| US5486235A (en) * | 1993-08-09 | 1996-01-23 | Applied Materials, Inc. | Plasma dry cleaning of semiconductor processing chambers |
| US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
| US7863197B2 (en) * | 2006-01-09 | 2011-01-04 | International Business Machines Corporation | Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification |
| CN111106004A (zh) * | 2018-10-29 | 2020-05-05 | 东泰高科装备科技有限公司 | 一种砷化镓刻蚀方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1041164B (de) * | 1955-07-11 | 1958-10-16 | Licentia Gmbh | Verfahren zur Herstellung von elektrisch unsymmetrisch leitenden Systemen mit einem Halbleiterkristall |
| JPS539712B2 (ja) * | 1972-05-18 | 1978-04-07 | ||
| US4285763A (en) * | 1980-01-29 | 1981-08-25 | Bell Telephone Laboratories, Incorporated | Reactive ion etching of III-V semiconductor compounds |
| US4397711A (en) * | 1982-10-01 | 1983-08-09 | Bell Telephone Laboratories, Incorporated | Crystallographic etching of III-V semiconductor materials |
| US4498953A (en) * | 1983-07-27 | 1985-02-12 | At&T Bell Laboratories | Etching techniques |
-
1985
- 1985-04-26 US US06/727,669 patent/US4689115A/en not_active Expired - Lifetime
-
1986
- 1986-03-27 EP EP86902623A patent/EP0221103B1/en not_active Expired - Lifetime
- 1986-03-27 KR KR1019860700919A patent/KR920010128B1/ko not_active IP Right Cessation
- 1986-03-27 DE DE8686902623T patent/DE3671811D1/de not_active Expired - Fee Related
- 1986-03-27 WO PCT/US1986/000642 patent/WO1986006546A1/en active IP Right Grant
- 1986-03-27 JP JP61502020A patent/JPH07105382B2/ja not_active Expired - Lifetime
- 1986-04-16 CA CA000506811A patent/CA1274154A/en not_active Expired - Fee Related
Non-Patent Citations (1)
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| ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，ｖｏｌｕｍｅＥＤＬ−４，Ｎｏ．２（１９８３）（米）Ｐ．３９−４１ |
Also Published As
| Publication number | Publication date |
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