JPH07101471B2 - 電子式キャッシュレジスタ - Google Patents
電子式キャッシュレジスタInfo
- Publication number
- JPH07101471B2 JPH07101471B2 JP62317006A JP31700687A JPH07101471B2 JP H07101471 B2 JPH07101471 B2 JP H07101471B2 JP 62317006 A JP62317006 A JP 62317006A JP 31700687 A JP31700687 A JP 31700687A JP H07101471 B2 JPH07101471 B2 JP H07101471B2
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- backup
- processing
- ipl
- cpu
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子式キャッシュレジスタに関する。
［従来の技術］ 電子式キャッシュレジスタのなかには、ダイナミックRA
M（以下DRAMと略称する）を内蔵し、電源投入時にフロ
ッピーディスクやハードメモリなどに記憶保持された処
理プログラムをDRAM上に書込むことにより、レジスタと
しての各種業務処理を可能としたものがある。上記のよ
うに外部記憶装置に保持されたプログラムをDRAM上に書
込む処理をイニシャル・プログラム・ローディング（IP
L）処理と称し、従来の電子式キャッシュレジスタにお
いては電源が投入されると必ずIPL処理を実行してい
た。これは電源オフによりCPUがリセットされるとDRAM
におけるメモリ内容が壊れるためである。
M（以下DRAMと略称する）を内蔵し、電源投入時にフロ
ッピーディスクやハードメモリなどに記憶保持された処
理プログラムをDRAM上に書込むことにより、レジスタと
しての各種業務処理を可能としたものがある。上記のよ
うに外部記憶装置に保持されたプログラムをDRAM上に書
込む処理をイニシャル・プログラム・ローディング（IP
L）処理と称し、従来の電子式キャッシュレジスタにお
いては電源が投入されると必ずIPL処理を実行してい
た。これは電源オフによりCPUがリセットされるとDRAM
におけるメモリ内容が壊れるためである。
［発明が解決しようとする問題点］ 上述したように従来のこの種電子式キャッシュレジスタ
においては、電源が投入されてCPUがセットされる毎にI
PL処理を行なっていた。このため、通常の登録処理時に
電源電圧の変動による短時間の停電状態いわゆる瞬停が
発生してCPUがリセットされた場合においても、停電状
態が解除されたときに必ずIPL処理を行なうが、このIPL
処理の最中は登録業務を行なえないため処理効率が低下
する上、客を待たせてしまうおそれがあった。
においては、電源が投入されてCPUがセットされる毎にI
PL処理を行なっていた。このため、通常の登録処理時に
電源電圧の変動による短時間の停電状態いわゆる瞬停が
発生してCPUがリセットされた場合においても、停電状
態が解除されたときに必ずIPL処理を行なうが、このIPL
処理の最中は登録業務を行なえないため処理効率が低下
する上、客を待たせてしまうおそれがあった。
そこで本発明は、停電によりCPUがリセットされてもDRA
Mの記憶内容が破壊されないように電源を一定時間バッ
クアップすることができ、また、このバックアップ期間
中に停電が復旧した場合にはIPL処理を行わないように
して無用なIPL処理を無くすことができ、他方、バック
アップ期間中に停電が復旧せずDRAMの記憶内容が破壊さ
れた場合には停電復旧時に自動的にIPL処理を行うこと
ができ、人手を介入することなく常に安定した動作を保
証でき、処理効率を向上の図ることができる電子式キャ
ッシュレジスタを提供しようとするものである。
Mの記憶内容が破壊されないように電源を一定時間バッ
クアップすることができ、また、このバックアップ期間
中に停電が復旧した場合にはIPL処理を行わないように
して無用なIPL処理を無くすことができ、他方、バック
アップ期間中に停電が復旧せずDRAMの記憶内容が破壊さ
れた場合には停電復旧時に自動的にIPL処理を行うこと
ができ、人手を介入することなく常に安定した動作を保
証でき、処理効率を向上の図ることができる電子式キャ
ッシュレジスタを提供しようとするものである。
［問題点を解決するための手段］ 本発明は、第１図に示すように、CPU1にバスライン２を
介してROM3,データ用RAM4およびDRAM5を接続してなる制
御部本体６を内蔵し、DRAM5に外部記憶装置７に保持さ
れた処理プログラムをIPL処理によって記憶させること
により動作する電子式キャッシュレジスタにおいて、CP
U1がリセットされたときのDAMの記憶動作をバックアッ
プするバックアップ手段８と、このバックアップ手段８
による記憶動作をバックアップが有効か無効かを判定す
るバックアップ判定手段９と、CPU1がセットされたとき
にバックアップ判定手段８によりバックアップの無効を
判定するとIPL処理を実行して通常処理に移行するIPL処
理制御手段10と、CPU1がセットされたときにバックアッ
プ判定手段８によりバックアップの有効を判定するとIP
L処理が省略して通常処理に移行するIPL処理省略手段と
を備えたものである。
介してROM3,データ用RAM4およびDRAM5を接続してなる制
御部本体６を内蔵し、DRAM5に外部記憶装置７に保持さ
れた処理プログラムをIPL処理によって記憶させること
により動作する電子式キャッシュレジスタにおいて、CP
U1がリセットされたときのDAMの記憶動作をバックアッ
プするバックアップ手段８と、このバックアップ手段８
による記憶動作をバックアップが有効か無効かを判定す
るバックアップ判定手段９と、CPU1がセットされたとき
にバックアップ判定手段８によりバックアップの無効を
判定するとIPL処理を実行して通常処理に移行するIPL処
理制御手段10と、CPU1がセットされたときにバックアッ
プ判定手段８によりバックアップの有効を判定するとIP
L処理が省略して通常処理に移行するIPL処理省略手段と
を備えたものである。
［作用］ このような手段を講じた電子式キャッシュレジスタであ
れば、瞬停等によりCPUがリセットされるとバックアッ
プ手段によりDRAMがバックアップされる。そして、停電
が復帰するとバックアップ判定手段によりDRAMに対する
バックアップ処理の有効／無効が判定され、バックアッ
プ無効であればDRAM内の処理プログラムが破壊されてい
るのでIPL処理を実行して外部記憶装置に保持された処
理プログラムをDRAMに記憶させる。これに対し、バック
アップ有効であればDRAM内の処理プログラムが破壊され
ていないのでIPL処理を実行しない。
れば、瞬停等によりCPUがリセットされるとバックアッ
プ手段によりDRAMがバックアップされる。そして、停電
が復帰するとバックアップ判定手段によりDRAMに対する
バックアップ処理の有効／無効が判定され、バックアッ
プ無効であればDRAM内の処理プログラムが破壊されてい
るのでIPL処理を実行して外部記憶装置に保持された処
理プログラムをDRAMに記憶させる。これに対し、バック
アップ有効であればDRAM内の処理プログラムが破壊され
ていないのでIPL処理を実行しない。
［実施例］ 以下、本発明の一実施例を図面を参照しながら説明す
る。
る。
第２図は本実施例における電子式キャッシュレジスタの
構成を示すブロック図である。CPU20は演算回路，メモ
リ制御回路等を内蔵し、電源21からの所定電圧供給によ
り起動する。そして、CPU20は各種入力データに基いて
所定の演算処理を行なうとともにバスライン22を介して
起動時のプログラムなどを記憶したROM23、販売商品の
販売データを登録処理するためのメモリなどを有するRA
M24、および「登録」「精算」「設定」等の電子式キャ
ッシュレジスタとしての業務を実行するのに必要な処理
プログラムを記憶するDRAM25を動作させる。
構成を示すブロック図である。CPU20は演算回路，メモ
リ制御回路等を内蔵し、電源21からの所定電圧供給によ
り起動する。そして、CPU20は各種入力データに基いて
所定の演算処理を行なうとともにバスライン22を介して
起動時のプログラムなどを記憶したROM23、販売商品の
販売データを登録処理するためのメモリなどを有するRA
M24、および「登録」「精算」「設定」等の電子式キャ
ッシュレジスタとしての業務を実行するのに必要な処理
プログラムを記憶するDRAM25を動作させる。
また、販売商品の商品コード，販売金額等を入力するた
めのキーボード26からのキー信号を入力してCPU21にて
処理可能なキーコードに変換するキーボードコントロー
ラ27、販売商品の販売金額，合計金額等を表示する表示
器28を駆動制御する表示コントローラ29、レシートおよ
びジャーナルに印字を行なうプリンタ30を駆動制御する
プリンタコントローラ31、現金等を収納するためのドロ
ワ32に開放信号を出力する入出力ポート33、フロッピー
ディスクに対して情報の読取りおよび書込みを行なうFD
D（フロッピーディスク・ドライブ）装置34を駆動制御
するFDDコントローラ35、および入出力ポート36が前記
バスライン22を介してCPU20に接続されている。
めのキーボード26からのキー信号を入力してCPU21にて
処理可能なキーコードに変換するキーボードコントロー
ラ27、販売商品の販売金額，合計金額等を表示する表示
器28を駆動制御する表示コントローラ29、レシートおよ
びジャーナルに印字を行なうプリンタ30を駆動制御する
プリンタコントローラ31、現金等を収納するためのドロ
ワ32に開放信号を出力する入出力ポート33、フロッピー
ディスクに対して情報の読取りおよび書込みを行なうFD
D（フロッピーディスク・ドライブ）装置34を駆動制御
するFDDコントローラ35、および入出力ポート36が前記
バスライン22を介してCPU20に接続されている。
上記入出力ポート36には、前記CPU20からのリセット信
号により前記DRAM25の記憶動作をバックアップするバッ
クアップ回路37のバックアップ処理が有効であるか無効
であるかを判定するバックアップ検出器38の検出信号を
入力するものである。また、FDD装置24により情報が読
取られるフロッピーディスクには前記DRAM25に書込まれ
る所要の処理プログラムが記録されている。
号により前記DRAM25の記憶動作をバックアップするバッ
クアップ回路37のバックアップ処理が有効であるか無効
であるかを判定するバックアップ検出器38の検出信号を
入力するものである。また、FDD装置24により情報が読
取られるフロッピーディスクには前記DRAM25に書込まれ
る所要の処理プログラムが記録されている。
しかして、前記CPU20は電源21からの所定電圧供給によ
り起動し、ROM23内の起動プログラムにしたがって第３
図に示す処理を実行する。すなわち、先ずST1として所
定の初期化処理を実行する。次に、ST2として入出力ポ
ート36をスキャンし、バックアップ検出器38からの検出
出力を読込む。そして、ST3としてバックアップ回路37
によるDRAM25のバックアップが無効であればDRAM25内の
処理プログラムが破壊されていると判断できるのでRAM2
4上のIPL処理終了フラグをリセットしてからIPL処理を
実行する。すなわち、FDDコントローラ35を制御してFDD
装置34を駆動し、フロッピーディスクに記録されている
処理プログラムを読取ってDRAM25に記憶させる。しかる
後、RAM24上にIPL処理フラグをセットして通常の処理に
移行する。
り起動し、ROM23内の起動プログラムにしたがって第３
図に示す処理を実行する。すなわち、先ずST1として所
定の初期化処理を実行する。次に、ST2として入出力ポ
ート36をスキャンし、バックアップ検出器38からの検出
出力を読込む。そして、ST3としてバックアップ回路37
によるDRAM25のバックアップが無効であればDRAM25内の
処理プログラムが破壊されていると判断できるのでRAM2
4上のIPL処理終了フラグをリセットしてからIPL処理を
実行する。すなわち、FDDコントローラ35を制御してFDD
装置34を駆動し、フロッピーディスクに記録されている
処理プログラムを読取ってDRAM25に記憶させる。しかる
後、RAM24上にIPL処理フラグをセットして通常の処理に
移行する。
一方、ST3においてバックアップ回路37によるDRAM25の
バックアップが有効であると、瞬停の間はバックアップ
が正常に行なわれてDRAM25内の処理プログラムが破壊さ
れていないと判断できるので、RAM24上にIPL処理終了フ
ラグがセットされているか否かを判断し、セットされて
いればそのまま通常の処理に移行する。これに対し、IP
L処理終了フラグがリセットされていればバックアップ
が行なわれていてもIPL処理途中で瞬停が発生したと判
断されるのでIPL処理を実行し、IPL処理終了フラグをセ
ットしてから通常の処理に移行する。
バックアップが有効であると、瞬停の間はバックアップ
が正常に行なわれてDRAM25内の処理プログラムが破壊さ
れていないと判断できるので、RAM24上にIPL処理終了フ
ラグがセットされているか否かを判断し、セットされて
いればそのまま通常の処理に移行する。これに対し、IP
L処理終了フラグがリセットされていればバックアップ
が行なわれていてもIPL処理途中で瞬停が発生したと判
断されるのでIPL処理を実行し、IPL処理終了フラグをセ
ットしてから通常の処理に移行する。
このように構成された本実施例の電子式キャッシュレジ
スタにおいては、FDD装置34に所要の処理プログラムが
記録されたフロッピーディスクが装填された状態で、電
源21が投入されるとCPU20によりIPL処理が実行され、フ
ロッピーディスク内の処理プログラムが読取られてDRAM
25に記憶される。このとき、DRAM25への書込みが正常に
終了するとRAM24上にIPL処理終了フラグがセットされ
る。しかる後、通常の「登録」「精算」「設定」などの
電子式キャッシュレジスタとしての業務処理が可能とな
る。
スタにおいては、FDD装置34に所要の処理プログラムが
記録されたフロッピーディスクが装填された状態で、電
源21が投入されるとCPU20によりIPL処理が実行され、フ
ロッピーディスク内の処理プログラムが読取られてDRAM
25に記憶される。このとき、DRAM25への書込みが正常に
終了するとRAM24上にIPL処理終了フラグがセットされ
る。しかる後、通常の「登録」「精算」「設定」などの
電子式キャッシュレジスタとしての業務処理が可能とな
る。
今、例えば「登録」業務を実行中に電源21の電圧が低下
してCPU20がリセットしたとする。そうすると、CPU20か
らのリセット信号によりバックアップ回路37が動作し、
DRAM25内の処理プログラムは確保される。ただし、バッ
クアップ時間は限られており、この一定時間を経過する
とDRAM25内の処理プログラムは破壊される。そして、上
記バックアップ回路37によるバックアップ処理が有効で
あるか無効であるかはバックアップ検出器38によって検
出されている。したがって、短時間で停電状態が復帰す
るいわゆる瞬停であり、バックアップ検出器38からの出
力がバックアップ有効であればCPU20においてDRAM25内
の処理プログラムが保持されていると判断され、IPL処
理が省略される。これに対し、停電が長時間となりバッ
クアップ検出器38からの出力がバックアップ無効であれ
ば、停電復帰時にCPU20においてDRAM25内の処理プログ
ラムが破壊されていると判断され、IPL処理が実行され
る。
してCPU20がリセットしたとする。そうすると、CPU20か
らのリセット信号によりバックアップ回路37が動作し、
DRAM25内の処理プログラムは確保される。ただし、バッ
クアップ時間は限られており、この一定時間を経過する
とDRAM25内の処理プログラムは破壊される。そして、上
記バックアップ回路37によるバックアップ処理が有効で
あるか無効であるかはバックアップ検出器38によって検
出されている。したがって、短時間で停電状態が復帰す
るいわゆる瞬停であり、バックアップ検出器38からの出
力がバックアップ有効であればCPU20においてDRAM25内
の処理プログラムが保持されていると判断され、IPL処
理が省略される。これに対し、停電が長時間となりバッ
クアップ検出器38からの出力がバックアップ無効であれ
ば、停電復帰時にCPU20においてDRAM25内の処理プログ
ラムが破壊されていると判断され、IPL処理が実行され
る。
このように本実施例によれば、DRAM25に対するバックア
ップ回路37を設けたので、通常の処理実行中に瞬停が発
生してもDRAM25に記憶された処理プログラムをバックア
ップ回路37によってバックアップすることができる。そ
してこのバックアップ処理が有効である否かをバックア
ップ検出器38によって検出し、この検出出力によりバッ
クアップ有効であれば停電復帰時におけるIPL処理を省
略するようにしたので、例えば「登録」業務中に瞬停が
発生してもバックアップが有効であればIPL処理のため
に客を待たせるようなおそれはなくなり、処理効率を高
めることができる。また逆にバックアップ無効であれば
IPL処理を実行するので、電子式キャッシュレジスタと
しての安定した動作を常に保証できる。
ップ回路37を設けたので、通常の処理実行中に瞬停が発
生してもDRAM25に記憶された処理プログラムをバックア
ップ回路37によってバックアップすることができる。そ
してこのバックアップ処理が有効である否かをバックア
ップ検出器38によって検出し、この検出出力によりバッ
クアップ有効であれば停電復帰時におけるIPL処理を省
略するようにしたので、例えば「登録」業務中に瞬停が
発生してもバックアップが有効であればIPL処理のため
に客を待たせるようなおそれはなくなり、処理効率を高
めることができる。また逆にバックアップ無効であれば
IPL処理を実行するので、電子式キャッシュレジスタと
しての安定した動作を常に保証できる。
なお、本発明は前記実施例に限定されるものではない。
例えば、前記実施例では外部記憶装置としてFDD装置を
使用し、処理プログラムの選択をフロッピーディスクに
よって行なう場合を示したが、FDD装置以外にハードデ
ィスクメモリなどを接続し、ディップスイッチにより外
部記憶装置を選択してIPL処理を実行するこにより処理
プログラムを選択するようにしてもよい。また、電子式
キャッシュレジスタを上位機種コンピュータなどに接続
し、このコンピュータからのダウンラインローディング
によりIPL処理を実行するものであってもよい。このほ
か、本発明の要旨を逸脱しない範囲で種々変形実施可能
であるのは勿論である。
例えば、前記実施例では外部記憶装置としてFDD装置を
使用し、処理プログラムの選択をフロッピーディスクに
よって行なう場合を示したが、FDD装置以外にハードデ
ィスクメモリなどを接続し、ディップスイッチにより外
部記憶装置を選択してIPL処理を実行するこにより処理
プログラムを選択するようにしてもよい。また、電子式
キャッシュレジスタを上位機種コンピュータなどに接続
し、このコンピュータからのダウンラインローディング
によりIPL処理を実行するものであってもよい。このほ
か、本発明の要旨を逸脱しない範囲で種々変形実施可能
であるのは勿論である。
［発明の効果］ 以上詳述したように、本発明によれば、停電によりCPU
がリセットされてもDRAMの記憶内容が破壊されないよう
に電源を一定時間バックアップすることができ、また、
このバックアップ期間中に停電が復旧した場合にはIPL
処理を行わないようにして無用なIPL処理を無くすこと
ができ、他方、バックアップ期間中に停電が復旧せずDR
AMの記憶内容が破壊された場合には停電復旧時に自動的
にIPL処理を行うことができ、人手を介入することなく
常に安定した動作を保証でき、処理効率の向上を図るこ
とができる電子式キャッシュレジスタを提供できる。
がリセットされてもDRAMの記憶内容が破壊されないよう
に電源を一定時間バックアップすることができ、また、
このバックアップ期間中に停電が復旧した場合にはIPL
処理を行わないようにして無用なIPL処理を無くすこと
ができ、他方、バックアップ期間中に停電が復旧せずDR
AMの記憶内容が破壊された場合には停電復旧時に自動的
にIPL処理を行うことができ、人手を介入することなく
常に安定した動作を保証でき、処理効率の向上を図るこ
とができる電子式キャッシュレジスタを提供できる。
第１図は本発明の電子式キャッシュレジスタを機能的に
示すブロック図、第２図は本発明の一実施例における電
子式キャッシュレジスタの構成を示すブロック図、第３
図は同実施例におけるCPUのメイン処理を示す流れ図で
ある。 20……CPU、21……電源、25……Ｄ（ダイナミック）RA
M、34……FDD（フロッピーディスクドライブ）装置、37
……バックアップ回路、38……バックアップ検出器。
示すブロック図、第２図は本発明の一実施例における電
子式キャッシュレジスタの構成を示すブロック図、第３
図は同実施例におけるCPUのメイン処理を示す流れ図で
ある。 20……CPU、21……電源、25……Ｄ（ダイナミック）RA
M、34……FDD（フロッピーディスクドライブ）装置、37
……バックアップ回路、38……バックアップ検出器。
Claims (1)
- 【請求項１】CPUにバスラインを介してROM,データ用RAM
およびダイナミックRAMを接続してなる制御部本体を内
蔵し、前記ダイナミックRAMに外部記憶装置に保持され
た処理プログラムをIPL（イニシャル・プログラム・ロ
ーディング）処理によって記憶させることにより動作す
る電子式キャッシュレジスタにおいて、前記CPUがリセ
ットされたときの前記ダイナミックRAMの記憶動作をバ
ックアップするバックアップ手段と、このバックアップ
手段による記憶動作のバックアップが有効か無効かを判
定するバックアップ判定手段と、前記CPUがセットされ
たときに前記バックアップ判定手段によりバックアップ
の無効を判定すると前記IPL処理を実行して通常処理に
移行するIPL処理制御手段と、前記CPUがセットされたと
きに前記バックアップ判定手段によりバックアップの有
効を判定すると前記IPL処理を省略して前記通常処理に
移行するIPL処理省略手段とを具備したことを特徴とす
る電子式キャッシュレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317006A JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317006A JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158597A JPH01158597A (ja) | 1989-06-21 |
| JPH07101471B2 true JPH07101471B2 (ja) | 1995-11-01 |
Family
ID=18083359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317006A Expired - Fee Related JPH07101471B2 (ja) | 1987-12-15 | 1987-12-15 | 電子式キャッシュレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101471B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162956A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 処理装置のｉｐｌ制御方式 |
-
1987
- 1987-12-15 JP JP62317006A patent/JPH07101471B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01158597A (ja) | 1989-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |