JPH0697874B2 - 交流電動機可変速用インバ−タ装置 - Google Patents
交流電動機可変速用インバ−タ装置Info
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- JPH0697874B2 JPH0697874B2 JP62012859A JP1285987A JPH0697874B2 JP H0697874 B2 JPH0697874 B2 JP H0697874B2 JP 62012859 A JP62012859 A JP 62012859A JP 1285987 A JP1285987 A JP 1285987A JP H0697874 B2 JPH0697874 B2 JP H0697874B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はエアコン、冷蔵庫、洗濯機等に用いられる交流
電動機の速度を可変制御するインバータ装置に関するも
のである。
電動機の速度を可変制御するインバータ装置に関するも
のである。
［従来の技術］ 従来、この種インバータ装置は第４図に示すように構成
されていた。この図において、（１）は、CPU（中央処
理装置）（２）および制御データメモリ（３）を主体と
してなる制御データ生成部である。この制御データ生成
部（１）から出力する第３図に示すようなタイムデータ
とスイッチデータとからなる制御データイ、ロ、ハ、…
に基づき、ベース駆動回路またはゲート回路などからな
る制御データ出力部（４）を介してスイッチング部
（５）を制御し、三相誘導電動機（６）の速度を可変制
御するように構成されていた。（７）はAC電源、（８）
はAC/DCコンバータ、（９）（10）（11）は直流平滑用
コンデンサである。
されていた。この図において、（１）は、CPU（中央処
理装置）（２）および制御データメモリ（３）を主体と
してなる制御データ生成部である。この制御データ生成
部（１）から出力する第３図に示すようなタイムデータ
とスイッチデータとからなる制御データイ、ロ、ハ、…
に基づき、ベース駆動回路またはゲート回路などからな
る制御データ出力部（４）を介してスイッチング部
（５）を制御し、三相誘導電動機（６）の速度を可変制
御するように構成されていた。（７）はAC電源、（８）
はAC/DCコンバータ、（９）（10）（11）は直流平滑用
コンデンサである。
［発明が解決しようとする問題点］ しかしながら、第４図に示すような従来例では、制御デ
ータ生成部（１）からのタイムデータとスイッチデータ
とに基づく制御データ出力部（４）の出力でスイッチン
グ部（５）を制御していたので、タイムデータが第３図
に示すロ（80μsec）、ハ（10μsec）、ニ（60μse
c）、ヘ（60μsec）、ト（10μsec）、チ（80μsec）の
ようにCPU（２）や制御データメモリ（３）の処理速度
（周波数分解能に対応）（例えば１つのデータ処理に要
する処理時間が100μsec）以下になると、制御が不能に
なるので、ロ、ハ、ニ、ヘ、ト、チのタイムデータおよ
び対応するスイッチデータを零とした近似的制御しかで
きなかった。このため、三相誘導電動機（６）を流れる
電流の高調波成分が多くなり、三相誘導電動機（６）の
エネルギー変換効率が悪くなるとともに振動や騒音が大
きくなるという問題点があった。
ータ生成部（１）からのタイムデータとスイッチデータ
とに基づく制御データ出力部（４）の出力でスイッチン
グ部（５）を制御していたので、タイムデータが第３図
に示すロ（80μsec）、ハ（10μsec）、ニ（60μse
c）、ヘ（60μsec）、ト（10μsec）、チ（80μsec）の
ようにCPU（２）や制御データメモリ（３）の処理速度
（周波数分解能に対応）（例えば１つのデータ処理に要
する処理時間が100μsec）以下になると、制御が不能に
なるので、ロ、ハ、ニ、ヘ、ト、チのタイムデータおよ
び対応するスイッチデータを零とした近似的制御しかで
きなかった。このため、三相誘導電動機（６）を流れる
電流の高調波成分が多くなり、三相誘導電動機（６）の
エネルギー変換効率が悪くなるとともに振動や騒音が大
きくなるという問題点があった。
本発明は上述の問題点に鑑みなされたもので、交流電動
機のエネルギー変換効率が良く、しかも、振動や騒音の
小さい交流電動機可変速用インバータ装置を得ることを
目的とするものである。
機のエネルギー変換効率が良く、しかも、振動や騒音の
小さい交流電動機可変速用インバータ装置を得ることを
目的とするものである。
［問題点を解決するための手段］ 本発明は、制御データ生成部からのタイムデータとスイ
ッチデータとに基づいてスイッチング部を制御し、交流
電動機の速度を可変制御するようにしたインバータ装置
において、前記制御データ生成部からのタイムデータと
スイッチデータのそれぞれを順次記憶する複数の記憶領
域を有する第１、第2FIFO型記憶部と、クロック信号を
出力するクロック発生部と、前記第1FIFO型記憶部から
の出力でリセットされ前記クロック発生部のクロック信
号の計数を開始し、この計数値が前記第1FIFO型記憶部
からの出力データと一致したときにタイムアップ信号を
出力するタイマーカウンタと、前記第2FIFO型記憶部か
らの出力データを置数する出力データ・レジスタと、前
記タイマーカウンタのリセット時からタイムアップ信号
出力時までの間、前記出力データ・レジスタの置数デー
タに基づいて前記スイッチング部を制御する制御データ
出力部とを具備してなることを特徴とするものである。
ッチデータとに基づいてスイッチング部を制御し、交流
電動機の速度を可変制御するようにしたインバータ装置
において、前記制御データ生成部からのタイムデータと
スイッチデータのそれぞれを順次記憶する複数の記憶領
域を有する第１、第2FIFO型記憶部と、クロック信号を
出力するクロック発生部と、前記第1FIFO型記憶部から
の出力でリセットされ前記クロック発生部のクロック信
号の計数を開始し、この計数値が前記第1FIFO型記憶部
からの出力データと一致したときにタイムアップ信号を
出力するタイマーカウンタと、前記第2FIFO型記憶部か
らの出力データを置数する出力データ・レジスタと、前
記タイマーカウンタのリセット時からタイムアップ信号
出力時までの間、前記出力データ・レジスタの置数デー
タに基づいて前記スイッチング部を制御する制御データ
出力部とを具備してなることを特徴とするものである。
［作用］ 制御データ生成部から出力するタイムデータとスイッチ
データのそれぞれは、第１、第2FIFO型記憶部の複数の
記憶領域に順次記憶される。第１、第2FIFO型記憶部の
複数の記憶領域に所定量のデータが記憶されると（例え
ば領域が「満杯」になると）、第１、第2FIFO型記憶部
に最初に記憶されたタイムデータとスイッチデータがそ
れぞれタイマーカウンタと出力データ・レジスタとに転
送されるとともに、第１、第2FIFO型記憶部の空となっ
た記憶領域に、制御データ生成部からの新たなタイムデ
ータとスイッチデータとがそれぞれ転送記憶される。タ
イマーカウンタは、タイムデータの入力でリセットさ
れ、クロック信号の計数を開始し、その計数値がタイム
データと一致するとタイムアップ信号を出力する。制御
データ出力部は、タイマーカウンタのリセット時からタ
イムアップ信号出力時までの間、すなわちタイムデータ
の表わす時間だけ、このタイムデータに対応するスイッ
チデータをスイッチング部に出力する。
データのそれぞれは、第１、第2FIFO型記憶部の複数の
記憶領域に順次記憶される。第１、第2FIFO型記憶部の
複数の記憶領域に所定量のデータが記憶されると（例え
ば領域が「満杯」になると）、第１、第2FIFO型記憶部
に最初に記憶されたタイムデータとスイッチデータがそ
れぞれタイマーカウンタと出力データ・レジスタとに転
送されるとともに、第１、第2FIFO型記憶部の空となっ
た記憶領域に、制御データ生成部からの新たなタイムデ
ータとスイッチデータとがそれぞれ転送記憶される。タ
イマーカウンタは、タイムデータの入力でリセットさ
れ、クロック信号の計数を開始し、その計数値がタイム
データと一致するとタイムアップ信号を出力する。制御
データ出力部は、タイマーカウンタのリセット時からタ
イムアップ信号出力時までの間、すなわちタイムデータ
の表わす時間だけ、このタイムデータに対応するスイッ
チデータをスイッチング部に出力する。
タイマーカウンタからのタイムアップ信号に基づいて第
１、第2FIFO型記憶部に２番目に記憶されたタイムデー
タとスイッチデータがそれぞれタイマーカウンタと出力
データ・レジスタに転送される。同時に第１、第2FIFO
型記憶部の空となった記憶領域に、制御データ生成部か
らのタイムデータとスイッチデータとがそれぞれの転送
記憶される。
１、第2FIFO型記憶部に２番目に記憶されたタイムデー
タとスイッチデータがそれぞれタイマーカウンタと出力
データ・レジスタに転送される。同時に第１、第2FIFO
型記憶部の空となった記憶領域に、制御データ生成部か
らのタイムデータとスイッチデータとがそれぞれの転送
記憶される。
以下、同様に動作し、制御データ生成部から出力するタ
イムデータとスイッチデータとは、それぞれ一旦第１、
第2FIFO型記憶部に記憶され、所定時間経過後、記憶順
に順次出力し、タイムデータの表わす時間だけ対応する
スイッチデータを出力データ・レジスタおよび制御デー
タ出力部を介してスイッチング部に出力する。このた
め、交流電動機は、近似的制御でなく、タイムデータと
スイッチデータに基づく速度制御がなされる。
イムデータとスイッチデータとは、それぞれ一旦第１、
第2FIFO型記憶部に記憶され、所定時間経過後、記憶順
に順次出力し、タイムデータの表わす時間だけ対応する
スイッチデータを出力データ・レジスタおよび制御デー
タ出力部を介してスイッチング部に出力する。このた
め、交流電動機は、近似的制御でなく、タイムデータと
スイッチデータに基づく速度制御がなされる。
［実施例］ 第１図は本発明の一実施例を示すもので、第４図と同一
部分は同一符号とする。第１図において、（７）はAC電
源で、このAC電源（７）は、AC/DCコンバータ（８）で
直流電源に変換され、ついで、平滑用コンデンサ（９）
（10）（11）で平滑化された後、スイッチイング用のト
ランジスタ（12）（13）、（14）（15）、（16）（17）
からなるスイッチング部（５）を介して交流電動機とし
ての三相誘導電動機（６）に接続されている。
部分は同一符号とする。第１図において、（７）はAC電
源で、このAC電源（７）は、AC/DCコンバータ（８）で
直流電源に変換され、ついで、平滑用コンデンサ（９）
（10）（11）で平滑化された後、スイッチイング用のト
ランジスタ（12）（13）、（14）（15）、（16）（17）
からなるスイッチング部（５）を介して交流電動機とし
ての三相誘導電動機（６）に接続されている。
（１）はCPU（２）と制御データメモリ（３）とからな
る制御データ生成部である。前記制御データメモリ
（３）には三相の各相についてのタイムデータ（例えば
16ビットのデータ）とスイッチデータ（例えば６ビット
のデータ）とからなる制御データが予め記憶（格納）さ
れている。なお、前記制御データ生成部（１）は、マイ
コン等により内部演算をして求めた制御データを出力す
るものであってもよい。
る制御データ生成部である。前記制御データメモリ
（３）には三相の各相についてのタイムデータ（例えば
16ビットのデータ）とスイッチデータ（例えば６ビット
のデータ）とからなる制御データが予め記憶（格納）さ
れている。なお、前記制御データ生成部（１）は、マイ
コン等により内部演算をして求めた制御データを出力す
るものであってもよい。
前記CPU（２）の出力側には、タイムデータを順次記憶
する複数（例えば７個）の記憶領域からなる第1FIFO型
（先入れ先出し型）記憶部（21）と、スイッチデータを
順次記憶する複数（例えば７個）の記憶領域からなる第
2FIFO型記憶部（22）とが結合されている。（23）はク
ロック信号（繰返し周期１μsec）を出力するクロック
発生部である。（24）は、前記第1FIFO型記憶部（21）
からの出力でリセットされ、前記クロック発生部（23）
のクロック信号の計数を開始し、この計数値が前記第1F
IFO型記憶部（21）からの出力データ（タイムデータ）
と一致したときに前記第１、第2FIFO型記憶部（21）（2
2）にタイムアップ信号を出力するタイマーカウンタで
ある。（25）は前記第2FIFO型記憶部（22）からの出力
データ（スイッチデータ）を置数する出力データ・レジ
スタである。前記第１、第2FIFO型記憶部（21）（22）
は、タイムアップ信号が入力すると、タイムデータとス
イッチデータとをそれぞれ前記タイマーカウンタ（24）
と出力データ・レジスタ（25）とに出力するように構成
されている。
する複数（例えば７個）の記憶領域からなる第1FIFO型
（先入れ先出し型）記憶部（21）と、スイッチデータを
順次記憶する複数（例えば７個）の記憶領域からなる第
2FIFO型記憶部（22）とが結合されている。（23）はク
ロック信号（繰返し周期１μsec）を出力するクロック
発生部である。（24）は、前記第1FIFO型記憶部（21）
からの出力でリセットされ、前記クロック発生部（23）
のクロック信号の計数を開始し、この計数値が前記第1F
IFO型記憶部（21）からの出力データ（タイムデータ）
と一致したときに前記第１、第2FIFO型記憶部（21）（2
2）にタイムアップ信号を出力するタイマーカウンタで
ある。（25）は前記第2FIFO型記憶部（22）からの出力
データ（スイッチデータ）を置数する出力データ・レジ
スタである。前記第１、第2FIFO型記憶部（21）（22）
は、タイムアップ信号が入力すると、タイムデータとス
イッチデータとをそれぞれ前記タイマーカウンタ（24）
と出力データ・レジスタ（25）とに出力するように構成
されている。
（４）はゲート回路やベース駆動回路で形成された制御
データ出力部で、この制御データ出力部（４）は、前記
タイマーカウンタ（24）のリセット時からタイムアップ
信号出力時までの間、前記出力データ・レジスタ（25）
の置数データを前記スイッチング部（５）に出力するよ
うに構成されている。
データ出力部で、この制御データ出力部（４）は、前記
タイマーカウンタ（24）のリセット時からタイムアップ
信号出力時までの間、前記出力データ・レジスタ（25）
の置数データを前記スイッチング部（５）に出力するよ
うに構成されている。
（26）は前記第2FIFO型記憶部（22）の複数の記憶領域
の「空」状態データを置数する「空」状態レジスタで、
この「空」状態レジスタ（26）は前記CPU（２）に
「空」状態データを出力するように構成されている。
の「空」状態データを置数する「空」状態レジスタで、
この「空」状態レジスタ（26）は前記CPU（２）に
「空」状態データを出力するように構成されている。
つぎに、前記実施例の作用を第２図および第３図を併用
して説明する。
して説明する。
（イ）装置が始動すると、制御データ生成部（１）から
は、その処理速度（例えば１データ処理に要する処理時
間が100μsec）で順次制御データが出力する。この順次
出力する１組の制御データは、スイッチング部（５）の
６つのトランジスタ（12）（13）、（14）（15）、（1
6）（17）の全てに共通するタイムデータと、個別に対
応する６つのスイッチデータ（このうち３つのデータは
反転データ）とからなっている。すなわち、トランジス
タ（12）と（13）、（14）と（15）、（16）と（17）が
ともに同時にオンして電源短絡が生じないようになって
いる。
は、その処理速度（例えば１データ処理に要する処理時
間が100μsec）で順次制御データが出力する。この順次
出力する１組の制御データは、スイッチング部（５）の
６つのトランジスタ（12）（13）、（14）（15）、（1
6）（17）の全てに共通するタイムデータと、個別に対
応する６つのスイッチデータ（このうち３つのデータは
反転データ）とからなっている。すなわち、トランジス
タ（12）と（13）、（14）と（15）、（16）と（17）が
ともに同時にオンして電源短絡が生じないようになって
いる。
以下、説明の便宜上、スイッチング部（５）の６つのト
ランジスタ（12）（13）、（14）（15）、（16）（17）
のうちの１つ（例えば（12））を制御する制御データが
第３図に示すようなイ、ロ…であるものとし、この制御
データイ、ロ…についての動作を説明する。
ランジスタ（12）（13）、（14）（15）、（16）（17）
のうちの１つ（例えば（12））を制御する制御データが
第３図に示すようなイ、ロ…であるものとし、この制御
データイ、ロ…についての動作を説明する。
（ロ）制御データ生成部（１）から制御データイ、ロ、
…が順次出力し、この制御データイ、ロ、…のうち、タ
イムデータ「100」「80」、…が第1FIFO型記憶部（21）
に、スイッチデータ「オン」、「オフ」、…が第2FIFO
型記憶部（22）に処理速度（１データ当りの処理時間10
0μsec）のタイミングで順次記憶される。
…が順次出力し、この制御データイ、ロ、…のうち、タ
イムデータ「100」「80」、…が第1FIFO型記憶部（21）
に、スイッチデータ「オン」、「オフ」、…が第2FIFO
型記憶部（22）に処理速度（１データ当りの処理時間10
0μsec）のタイミングで順次記憶される。
（ハ）第１、第2FIFO型記憶部（21）（22）の記憶領域
のそれぞれに、制御データイ〜トのタイムデータ「10
0」〜「10」とスイッチデータ「オン」〜「オン」とが
それぞれ順次転送記憶され、第１図および第２図に示す
ようにt1時に７つの記憶領域の全てが「満杯」になった
とすると、第１、第2FIFO型記憶部（21）（22）に最初
に記憶された制御データイのタイムデータ「100」とス
イッチデータ「オン」とが、それぞれタイマーカウンタ
（24）と出力データ・レジスタ（25）とに転送される。
このとき、スイッチデータ「オン」は出力データ・レジ
スタ（25）の６つの領域（トランジスタ（12）（13）、
（14）（15）、（16）（17）のそれぞれに対応）のうち
の１つに置数される。このため、タイマーカウンタ（2
4）はリセットされ、第２図（ｂ）に示すように、クロ
ック信号の計数を開始する。同時に、制御データ出力部
（４）は出力データ・レジスタ（25）の置数データ「オ
ン」に基づいて、スイッチング部（５）のトランジスタ
（12）をオンする。一方、制御データの転送によって、
第１、第2FIFO型記憶部（21）（22）の７つの記憶領域
の１つが第２図（ｅ）のように空領域となるので、
「空」状態レジスタ（26）に空領域データ「１」が置数
されるとともに、同図（ｄ）に示すように、制御データ
生成部（１）から第１、第2FIFO型記憶部（21）（22）
へ新たな制御データチの転送が始まる。
のそれぞれに、制御データイ〜トのタイムデータ「10
0」〜「10」とスイッチデータ「オン」〜「オン」とが
それぞれ順次転送記憶され、第１図および第２図に示す
ようにt1時に７つの記憶領域の全てが「満杯」になった
とすると、第１、第2FIFO型記憶部（21）（22）に最初
に記憶された制御データイのタイムデータ「100」とス
イッチデータ「オン」とが、それぞれタイマーカウンタ
（24）と出力データ・レジスタ（25）とに転送される。
このとき、スイッチデータ「オン」は出力データ・レジ
スタ（25）の６つの領域（トランジスタ（12）（13）、
（14）（15）、（16）（17）のそれぞれに対応）のうち
の１つに置数される。このため、タイマーカウンタ（2
4）はリセットされ、第２図（ｂ）に示すように、クロ
ック信号の計数を開始する。同時に、制御データ出力部
（４）は出力データ・レジスタ（25）の置数データ「オ
ン」に基づいて、スイッチング部（５）のトランジスタ
（12）をオンする。一方、制御データの転送によって、
第１、第2FIFO型記憶部（21）（22）の７つの記憶領域
の１つが第２図（ｅ）のように空領域となるので、
「空」状態レジスタ（26）に空領域データ「１」が置数
されるとともに、同図（ｄ）に示すように、制御データ
生成部（１）から第１、第2FIFO型記憶部（21）（22）
へ新たな制御データチの転送が始まる。
（ニ）t1時から100μsec経過したt2時に至ると、タイマ
ーカウンタ（24）の計数値がタイムデータ「100」と一
致するので、第２図（ｃ）に示すように、タイムアップ
信号が出力する。このため、第２図（ａ）に示すよう
に、第1FIFO型記憶部（21）からタイマーカウンタ（2
4）へロのタイムデータ「80」が出力して同図（ｂ）の
ように計数を開始し、同時に第2FIFO型記憶部（22）か
らの出力データ・レジスタ（25）へロのスイッチデータ
「オフ」が出力し、制御データ出力部（４）によってス
イッチング部（５）のトランジスタ（12）をオフする。
ーカウンタ（24）の計数値がタイムデータ「100」と一
致するので、第２図（ｃ）に示すように、タイムアップ
信号が出力する。このため、第２図（ａ）に示すよう
に、第1FIFO型記憶部（21）からタイマーカウンタ（2
4）へロのタイムデータ「80」が出力して同図（ｂ）の
ように計数を開始し、同時に第2FIFO型記憶部（22）か
らの出力データ・レジスタ（25）へロのスイッチデータ
「オフ」が出力し、制御データ出力部（４）によってス
イッチング部（５）のトランジスタ（12）をオフする。
一方、t1時から100μsec経過したt2時には、第２図
（ｄ）に示すように、制御データ生成部（１）から第
１、第2FIFO型記憶部（21）（22）への制御データチの
転送記憶が完了している。このため、「空」状態レジス
タ（26）の置数データは「１」であり、第２図（ｅ）の
如く第１、第2FIFO型記憶部（21）（22）の空領域数も
「１」である。したがって、t2時に制御データ生成部
（１）から第１、第2FIFO型記憶部（21）（22）へ制御
データリの転送が開始する。
（ｄ）に示すように、制御データ生成部（１）から第
１、第2FIFO型記憶部（21）（22）への制御データチの
転送記憶が完了している。このため、「空」状態レジス
タ（26）の置数データは「１」であり、第２図（ｅ）の
如く第１、第2FIFO型記憶部（21）（22）の空領域数も
「１」である。したがって、t2時に制御データ生成部
（１）から第１、第2FIFO型記憶部（21）（22）へ制御
データリの転送が開始する。
（ホ）t2時から80μsec経過したt3時に至ると、タイマ
ーカウンタ（24）の計数値がロのタイムデータ「80」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ニ）と同様にして第1FIFO型記憶部（21）か
らタイマーカウンタ（24）へハのタイムデータ「10」が
出力して新たに計数が開始し、同時に第2FIFO型記憶部
（22）から出力データ・レジスタ（25）へハのスイッチ
データ「オン」が出力し、スイッチング部（５）のトラ
ンジスタ（12）をオンする。
ーカウンタ（24）の計数値がロのタイムデータ「80」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ニ）と同様にして第1FIFO型記憶部（21）か
らタイマーカウンタ（24）へハのタイムデータ「10」が
出力して新たに計数が開始し、同時に第2FIFO型記憶部
（22）から出力データ・レジスタ（25）へハのスイッチ
データ「オン」が出力し、スイッチング部（５）のトラ
ンジスタ（12）をオンする。
一方、t2時から100μsec経過していないt3時において
は、制御データ生成部（１）から第１、第2FIFO型記憶
部（21）（22）への制御データリの転送記憶が完了して
いないので、「空」状態レジスタ（26）の置数データは
「２」となり、第１、第2FIFO型記憶部（21）（22）の
空領域数は第２図（ｅ）のように「２」となる。
は、制御データ生成部（１）から第１、第2FIFO型記憶
部（21）（22）への制御データリの転送記憶が完了して
いないので、「空」状態レジスタ（26）の置数データは
「２」となり、第１、第2FIFO型記憶部（21）（22）の
空領域数は第２図（ｅ）のように「２」となる。
（ヘ）t3時から10μsec経過したt4時に至ると、タイマ
ーカウンタ（24）の計数値がハのタイムデータ「10」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ホ）と同様にしてタイマーカウンタ（24）へ
ニのタイムデータ「60」が入力し新たな計数を開始し、
同時にニのスイッチデータ「オフ」に基づいてスイッチ
ング部（５）のトランジスタ（12）がオフする。
ーカウンタ（24）の計数値がハのタイムデータ「10」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ホ）と同様にしてタイマーカウンタ（24）へ
ニのタイムデータ「60」が入力し新たな計数を開始し、
同時にニのスイッチデータ「オフ」に基づいてスイッチ
ング部（５）のトランジスタ（12）がオフする。
一方、t2時から処理時間100μsec経過していないt4時に
おいては、制御データリの転送が完了していないので、
「空」状態レジスタ（26）の置数データは「３」とな
り、第１、第2FIFO型記憶部（21）（22）の空領域数は
「３」となる。
おいては、制御データリの転送が完了していないので、
「空」状態レジスタ（26）の置数データは「３」とな
り、第１、第2FIFO型記憶部（21）（22）の空領域数は
「３」となる。
（ト）t2時から処理時間100μsec経過すると、制御デー
タリの転送が完了し、しかも空領域があるので、第１、
第2FIFO型記憶部（21）（22）には次の制御データヌの
転送記憶が開始する。このため、「空」状態レジスタ
（26）の置数データは「２」となり、空領域数は「２」
となる。
タリの転送が完了し、しかも空領域があるので、第１、
第2FIFO型記憶部（21）（22）には次の制御データヌの
転送記憶が開始する。このため、「空」状態レジスタ
（26）の置数データは「２」となり、空領域数は「２」
となる。
（チ）t4時から60μsec経過したt5時に至ると、タイマ
ーカウンタ（24）の計数値がニのタイムデータ「60」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ホ）と同様にしてタイマーカウンタ（24）へ
ホのタイムデータ「500」が入力し新たな計数を開始
し、同時にホのスイッチデータ「オン」に基づいてスイ
ッチング部（５）のトランジスタ（12）がオンする。
ーカウンタ（24）の計数値がニのタイムデータ「60」と
一致するので、タイムアップ信号が出力する。このた
め、前記（ホ）と同様にしてタイマーカウンタ（24）へ
ホのタイムデータ「500」が入力し新たな計数を開始
し、同時にホのスイッチデータ「オン」に基づいてスイ
ッチング部（５）のトランジスタ（12）がオンする。
一方、t5においては制御データヌの転送記憶が完了して
いないので、第１、第2FIFO型記憶部（21）（22）の空
領域数は「３」となる。
いないので、第１、第2FIFO型記憶部（21）（22）の空
領域数は「３」となる。
（リ）ホのタイムデータ「500」（500μsecに対応）は
制御データ生成部（１）の処理時間100μsecより十分大
きいので、ホの制御データによってスイッチング部
（５）が制御されている間、第２図（ｅ）に示すよう
に、第１、第2FIFO型記憶部（21）（22）に空領域数が
ある限り、同図（ｄ）に示すように、制御データ生成部
（１）から第１、第2FIFO型記憶部（21）（22）へ処理
速度（100μsecに対応）のタイミングで制御データヌ、
ル、オが順次転送記憶される。
制御データ生成部（１）の処理時間100μsecより十分大
きいので、ホの制御データによってスイッチング部
（５）が制御されている間、第２図（ｅ）に示すよう
に、第１、第2FIFO型記憶部（21）（22）に空領域数が
ある限り、同図（ｄ）に示すように、制御データ生成部
（１）から第１、第2FIFO型記憶部（21）（22）へ処理
速度（100μsecに対応）のタイミングで制御データヌ、
ル、オが順次転送記憶される。
（ヌ）t5時から500μsec経過したt6時に至ると、タイマ
ーカウンタ（24）の計数値がホのタイムデータ「500」
と一致するので、タイマーカウンタ（24）からタイムア
ップ信号が出力する。このため、前記（ホ）と略同様に
動作し、ヘのスイッチデータ「オフ」に基づきスイッチ
ング部（５）のトランジスタ（12）はオフする。
ーカウンタ（24）の計数値がホのタイムデータ「500」
と一致するので、タイマーカウンタ（24）からタイムア
ップ信号が出力する。このため、前記（ホ）と略同様に
動作し、ヘのスイッチデータ「オフ」に基づきスイッチ
ング部（５）のトランジスタ（12）はオフする。
（ル）t6時以降、前記（ホ）と略同様に動作し、t6時か
ら60μsec経過したt7時に、t7時から10μsec経過したt8
時に、t8時から80μsec経過したt9時に、それぞれ制御
データト、チ、リのスイッチデータ「オン」、「オ
フ」、「オン」に基づき、スイッチング部（５）のトラ
ンジスタ（12）は順次オン、オフ、オンする。
ら60μsec経過したt7時に、t7時から10μsec経過したt8
時に、t8時から80μsec経過したt9時に、それぞれ制御
データト、チ、リのスイッチデータ「オン」、「オ
フ」、「オン」に基づき、スイッチング部（５）のトラ
ンジスタ（12）は順次オン、オフ、オンする。
前記実施例では、交流電動機は三相誘導電動機とした
が、本発明はこれに限るものでなく、スイッチング部を
制御することによって速度制御可能な交流電動機（例え
ば単相誘導電動機）であればよい。
が、本発明はこれに限るものでなく、スイッチング部を
制御することによって速度制御可能な交流電動機（例え
ば単相誘導電動機）であればよい。
［発明の効果］ 本発明による交流電動機可変速用インバータ装置は、上
記のように、制御データ生成部から順次出力するタイム
データとスイッチデータとをそれぞれ一旦複数の記憶領
域を有する第１、第2FIFO型記憶部に順次転送記憶し、
所定時間経過後に第１、第2FIFO型記憶部から順次出力
し、この順次出力するタイムデータの時間だけ対応する
スイッチデータに基づいてスイッチング部を制御するよ
うに構成した。このため、タイムデータが制御データ生
成部の処理速度（例えば１データ当りの処理時間100μs
ec）より小さくても、そのタイムデータの時間だけ対応
するスイッチデータに基づいてスイッチング部を制御
し、交流電動機の速度を制御することができる。このよ
うに、処理速度より小さいタイムデータおよび対応する
スイッチデータを零として近似的な制御をしていた従来
と比べて、よりきめ細かい制御ができスイッチングスピ
ードをあげることも可能となり、したがって交流電動機
を流れる電流の高調波成分が少なくなり、交流電動機の
エネルギー変換効率を良くすることができるとともに、
振動や騒音を小さくすることができる。
記のように、制御データ生成部から順次出力するタイム
データとスイッチデータとをそれぞれ一旦複数の記憶領
域を有する第１、第2FIFO型記憶部に順次転送記憶し、
所定時間経過後に第１、第2FIFO型記憶部から順次出力
し、この順次出力するタイムデータの時間だけ対応する
スイッチデータに基づいてスイッチング部を制御するよ
うに構成した。このため、タイムデータが制御データ生
成部の処理速度（例えば１データ当りの処理時間100μs
ec）より小さくても、そのタイムデータの時間だけ対応
するスイッチデータに基づいてスイッチング部を制御
し、交流電動機の速度を制御することができる。このよ
うに、処理速度より小さいタイムデータおよび対応する
スイッチデータを零として近似的な制御をしていた従来
と比べて、よりきめ細かい制御ができスイッチングスピ
ードをあげることも可能となり、したがって交流電動機
を流れる電流の高調波成分が少なくなり、交流電動機の
エネルギー変換効率を良くすることができるとともに、
振動や騒音を小さくすることができる。
第１図は本発明による交流電動機可変速用インバータ装
置の一実施例を示すブロック図、第２図は本発明の作用
を説明するタイミングチャート、第３図は制御データの
内容を示す説明図、第４図は従来例を示すブロック図で
ある。 （１）……制御データ生成部、（４）……制御データ出
力部、（５）……スイッチング部、（６）……三相誘導
電動機（交流電動機）、（21）……第1FIFO型記憶部、
（22）……第2FIFO型記憶部、（23）……クロック発生
部、（24）……タイマーカウンタ、（25）……出力デー
タ・レジスタ、イ〜リ〜カ……制御データ。
置の一実施例を示すブロック図、第２図は本発明の作用
を説明するタイミングチャート、第３図は制御データの
内容を示す説明図、第４図は従来例を示すブロック図で
ある。 （１）……制御データ生成部、（４）……制御データ出
力部、（５）……スイッチング部、（６）……三相誘導
電動機（交流電動機）、（21）……第1FIFO型記憶部、
（22）……第2FIFO型記憶部、（23）……クロック発生
部、（24）……タイマーカウンタ、（25）……出力デー
タ・レジスタ、イ〜リ〜カ……制御データ。
Claims (1)
- 【請求項１】制御データ生成部からのタイムデータとス
イッチデータとに基づいてスイッチング部を制御し、交
流電動機の速度を可変制御するようにしたインバータ装
置において、前記制御データ生成部からのタイムデータ
とスイッチデータのそれぞれを順次記憶する複数の記憶
領域を有する第１、第2FIFO型記憶部と、クロック信号
を出力するクロック発生部と、前記第1FIFO型記憶部か
らの出力でリセットされ前記クロック発生部のクロック
信号の計数を開始し、この計数値が前記第1FIFO型記憶
部からの出力データと一致したときにタイムアップ信号
を出力するタイマーカウンタと、前記第2FIFO型記憶部
からの出力データを置数する出力データ・レジスタと、
前記タイマーカウンタのリセット時からタイムアップ信
号出力時までの間、前記出力データ・レジスタの置数デ
ータに基づいて前記スイッチング部を制御する制御デー
タ出力部とを具備してなることを特徴とする交流電動機
可変速用インバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012859A JPH0697874B2 (ja) | 1987-01-22 | 1987-01-22 | 交流電動機可変速用インバ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012859A JPH0697874B2 (ja) | 1987-01-22 | 1987-01-22 | 交流電動機可変速用インバ−タ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181695A JPS63181695A (ja) | 1988-07-26 |
| JPH0697874B2 true JPH0697874B2 (ja) | 1994-11-30 |
Family
ID=11817135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012859A Expired - Lifetime JPH0697874B2 (ja) | 1987-01-22 | 1987-01-22 | 交流電動機可変速用インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287990A (ja) * | 1988-09-21 | 1990-03-28 | Mitsubishi Electric Corp | 空気調和機の制御装置 |
| US7215060B2 (en) | 2003-09-30 | 2007-05-08 | Kabushiki Kaisha Toshiba | Electrostatic actuator, electrostatic actuator driving method, electromechanical transducer, waveform output device and electric element |
-
1987
- 1987-01-22 JP JP62012859A patent/JPH0697874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181695A (ja) | 1988-07-26 |
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