JPH069324B2 - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- JPH069324B2 JPH069324B2 JP1321129A JP32112989A JPH069324B2 JP H069324 B2 JPH069324 B2 JP H069324B2 JP 1321129 A JP1321129 A JP 1321129A JP 32112989 A JP32112989 A JP 32112989A JP H069324 B2 JPH069324 B2 JP H069324B2
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- twin
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は平衡変調回路を小型に構成するマイクロ波集積
回路に関するものである。
回路に関するものである。
平衡変調回路は、回路の利得を位相の反転を伴って、連
続的に可変できる回路であり、位相変調回路や移相器に
用いられる。第５図は従来のマイクロ波集積回路におけ
る平衡変調回路の構成例である。１０はラットレース回
路の様な逆相の分配回路、２０、３０は可変増幅器、４
０はウイルキンソン回路の様な同相の合成回路である。
ここで、可変増幅器とは、同位相のまま利得を連続的に
可変できる回路である。端子１１に入力した信号は、逆
相分配回路１０により端子１２、１３にそれぞれ逆相で
分配され、可変増幅器２０、３０にそれぞれ入力され
る。可変増幅器２０、３０でレベルを変えられた信号
は、同相合成回路４０で合成され、端子１６から出力さ
れる。ここで、可変増幅器２０の出力端子１４において
出力レベルは変化するが位相の反転はしない。また、可
変増幅器３０の出力端子１５においても出力レベルは変
化するが位相の反転はしない。しかしながら、端子１
４、１５における信号は互いに逆位相であるため、端子
４１から出力される信号は位相反転を伴って連続的にレ
ベルを変化することができる。
続的に可変できる回路であり、位相変調回路や移相器に
用いられる。第５図は従来のマイクロ波集積回路におけ
る平衡変調回路の構成例である。１０はラットレース回
路の様な逆相の分配回路、２０、３０は可変増幅器、４
０はウイルキンソン回路の様な同相の合成回路である。
ここで、可変増幅器とは、同位相のまま利得を連続的に
可変できる回路である。端子１１に入力した信号は、逆
相分配回路１０により端子１２、１３にそれぞれ逆相で
分配され、可変増幅器２０、３０にそれぞれ入力され
る。可変増幅器２０、３０でレベルを変えられた信号
は、同相合成回路４０で合成され、端子１６から出力さ
れる。ここで、可変増幅器２０の出力端子１４において
出力レベルは変化するが位相の反転はしない。また、可
変増幅器３０の出力端子１５においても出力レベルは変
化するが位相の反転はしない。しかしながら、端子１
４、１５における信号は互いに逆位相であるため、端子
４１から出力される信号は位相反転を伴って連続的にレ
ベルを変化することができる。
しかしながら、マイクロ波ＩＣやモノリシックマイクロ
波ＩＣに上記従来の平衡変調回路を適用した場合、逆相
分配回路や同相合成回路において、最低１／４波長の長
さの線路が必要なことから、回路の小型化ができないと
いう欠点があった。さらに、１／４波長の長さの線路を
用いるため、動作帯域が狭いという欠点があった。
波ＩＣに上記従来の平衡変調回路を適用した場合、逆相
分配回路や同相合成回路において、最低１／４波長の長
さの線路が必要なことから、回路の小型化ができないと
いう欠点があった。さらに、１／４波長の長さの線路を
用いるため、動作帯域が狭いという欠点があった。
本発明はこれらの欠点を解決したマイクロ波平衡変調回
路に適用可能であり小型化可能なマイクロ波集積回路を
提供することにある。
路に適用可能であり小型化可能なマイクロ波集積回路を
提供することにある。
本発明は、第１の双ゲート電界効果トランジスタ（以下
ＤＧＦＥＴと称す）の第１ゲート電極と第２のＤＧＦＥ
Ｔの第１ゲート電極と、互いに接続された上記第１,第
２のＤＧＦＥＴのソース電極の３導体からなるスロット
ラインの直列Ｔ分岐によって逆相の分配回路を構成し、
上記第１,第２のＤＧＦＥＴのドレイン電極を互いに接
続することにより同相の合成回路を構成し、上記２つの
第１ゲート電極を入力端子、上記ドレイン・ソース電極
を出力端子とし、上記２つのＤＧＦＥＴの第２ゲートの
電圧が制御できることを特徴とする。第１ゲート間に入
力した信号はスロットラインの直列Ｔ分岐によって逆相
で分配され、それぞれＤＧＦＥＴに入力し、第２ゲート
の電圧によって、レベルを変化された後、同相で合成さ
れ、利得を位相反転をともなって連続的に可変できる。
本発明においては、従来技術の様な１／４波長の長さを
もつ線路を必要としない。そのため、小型で広帯域な平
衡変調回路が実現できる。
ＤＧＦＥＴと称す）の第１ゲート電極と第２のＤＧＦＥ
Ｔの第１ゲート電極と、互いに接続された上記第１,第
２のＤＧＦＥＴのソース電極の３導体からなるスロット
ラインの直列Ｔ分岐によって逆相の分配回路を構成し、
上記第１,第２のＤＧＦＥＴのドレイン電極を互いに接
続することにより同相の合成回路を構成し、上記２つの
第１ゲート電極を入力端子、上記ドレイン・ソース電極
を出力端子とし、上記２つのＤＧＦＥＴの第２ゲートの
電圧が制御できることを特徴とする。第１ゲート間に入
力した信号はスロットラインの直列Ｔ分岐によって逆相
で分配され、それぞれＤＧＦＥＴに入力し、第２ゲート
の電圧によって、レベルを変化された後、同相で合成さ
れ、利得を位相反転をともなって連続的に可変できる。
本発明においては、従来技術の様な１／４波長の長さを
もつ線路を必要としない。そのため、小型で広帯域な平
衡変調回路が実現できる。
第１図に本発明の平衡変調回路の実施例を示す。６０、
６１はそれぞれケース電極５０を共通とするＤＧＦＥ
Ｔ、５１、５４はそれぞれＤＧＦＥＴ６０、６１の第１
ゲート電極、５２、５５はそれぞれＤＧＦＥＴ６０、６
１の第２ゲート電極、５３、５６はそれぞれＤＧＦＥＴ
６０、６１のドレイン電極、５７、５８はそれぞれコプ
レナ線路の外導体、５９はコプレナ線路の内導体、７０
は共通のソース電極５０とコプレナ線路の外導体５７、
５８を接続するエアブリッジ、７１、７２は入力スロッ
ト線路を構成する２導体、７３、７４は電圧を印加する
ためのパットであり、それぞれＤＧＦＥＴ６０、６１の
第２ゲート５２、５５と接続されている。７１と７２は
スロットラインを構成する導体で各ＤＧＦＥＴの第１ゲ
ート５１、５４に接続される。７３と７４はバイアス電
圧供給用のパッドであり、それぞて第２ゲート５２、５
５に接続される。
６１はそれぞれケース電極５０を共通とするＤＧＦＥ
Ｔ、５１、５４はそれぞれＤＧＦＥＴ６０、６１の第１
ゲート電極、５２、５５はそれぞれＤＧＦＥＴ６０、６
１の第２ゲート電極、５３、５６はそれぞれＤＧＦＥＴ
６０、６１のドレイン電極、５７、５８はそれぞれコプ
レナ線路の外導体、５９はコプレナ線路の内導体、７０
は共通のソース電極５０とコプレナ線路の外導体５７、
５８を接続するエアブリッジ、７１、７２は入力スロッ
ト線路を構成する２導体、７３、７４は電圧を印加する
ためのパットであり、それぞれＤＧＦＥＴ６０、６１の
第２ゲート５２、５５と接続されている。７１と７２は
スロットラインを構成する導体で各ＤＧＦＥＴの第１ゲ
ート５１、５４に接続される。７３と７４はバイアス電
圧供給用のパッドであり、それぞて第２ゲート５２、５
５に接続される。
各ＤＧＦＥＴ６０と６１とは公知のＭＩＳトランジスタ
の製造方法と同様に所定の半導体基板１００に構成され
る。即ち、該半導体基板１００に形成された共通のソー
ス領域５０′の両側にそれぞれ所定幅、所定長のチャン
ネル領域８０、８１を隔てて該ソース領域と平行なドレ
イン領域５３’，５６’が形成される。チャンネル領域
８０、８１における、半導体基板の表面に所定幅で所定
長さの各ゲート電極５１、５２、５４、５５がそれぞれ
平行に所定寸法を隔てて形成される。
の製造方法と同様に所定の半導体基板１００に構成され
る。即ち、該半導体基板１００に形成された共通のソー
ス領域５０′の両側にそれぞれ所定幅、所定長のチャン
ネル領域８０、８１を隔てて該ソース領域と平行なドレ
イン領域５３’，５６’が形成される。チャンネル領域
８０、８１における、半導体基板の表面に所定幅で所定
長さの各ゲート電極５１、５２、５４、５５がそれぞれ
平行に所定寸法を隔てて形成される。
さらにソース電極５０、ドレイン電極５３、５６も各ソ
ース領域５０’、ドレイン領域５３’、５６’に対応し
て半導体基板１００上に形成される。
ース領域５０’、ドレイン領域５３’、５６’に対応し
て半導体基板１００上に形成される。
さらに外導体５７、５８，内導体５９も半導体基板１０
０上に形成され、外導体５７、５８はエアブリッジ７０
により電気的に橋絡される。
０上に形成され、外導体５７、５８はエアブリッジ７０
により電気的に橋絡される。
入力スロット線路７１、７２間に入力された信号は７
１、７２、５３の３個の導体パターンから形成されるス
ロット線路の直列Ｔ分岐によって、ＤＧＦＥＴ６０の第
１ゲート５１・ソース５０間とＤＧＦＥＴ６１の第１ゲ
ート５４・ソース５０間には互いに同レベル逆位相の信
号が印加される。ＤＧＦＥＴ６０の出力レベルとＤＧＦ
ＥＴ６１の出力レベルはそれぞれの第２ゲート５２、５
５に印加される電圧によって独立に変化できる。この時
その出力は常に逆位相となっている。ＤＧＦＥＴ６０の
ドレイン電極５３とＤＧＦＥＴ６１のドレイン電極５６
は両者５３と５６に接続された導体パターン８１、８２
を介して互いに接続され、さらにコプレナ線路の内導体
５９に接続される。コプレナ線路の外導体５７、５８は
エアブリッジ７０を介して共通のソース電極５０と同電
位となっている。このため、５７、５８、５９によって
形成されるコプレナ線路の出力はドレイン５３・ソース
５０間の信号とドレイン５６・ソース５０間の信号の差
となる。よって、例えばＤＧＦＥＴ６０が利得最大かつ
ＤＧＦＥＴ６１が利得ゼロの場合の出力をＰとすれば、
ＤＧＦＥＴ６０の利得がゼロからＤＧＦＥＴ６１の利得
最大の場合の出力は強度が同じで逆位相の−Ｐとなる。
さらに、各ＤＧＦＥＴ６０、６１は第２ゲートの電圧を
変化させた場合に、利得のみが変化し、入出力のインピ
ーダンスはほとんど変化しないという特徴を有するた
め、２つのＤＧＦＥＴの利得は独立にしかも連続的に変
化させることができる。よって、本回路構成により、利
得を位相反転を伴って、連続的に変化できる平衡変調回
路が実現できる。
１、７２、５３の３個の導体パターンから形成されるス
ロット線路の直列Ｔ分岐によって、ＤＧＦＥＴ６０の第
１ゲート５１・ソース５０間とＤＧＦＥＴ６１の第１ゲ
ート５４・ソース５０間には互いに同レベル逆位相の信
号が印加される。ＤＧＦＥＴ６０の出力レベルとＤＧＦ
ＥＴ６１の出力レベルはそれぞれの第２ゲート５２、５
５に印加される電圧によって独立に変化できる。この時
その出力は常に逆位相となっている。ＤＧＦＥＴ６０の
ドレイン電極５３とＤＧＦＥＴ６１のドレイン電極５６
は両者５３と５６に接続された導体パターン８１、８２
を介して互いに接続され、さらにコプレナ線路の内導体
５９に接続される。コプレナ線路の外導体５７、５８は
エアブリッジ７０を介して共通のソース電極５０と同電
位となっている。このため、５７、５８、５９によって
形成されるコプレナ線路の出力はドレイン５３・ソース
５０間の信号とドレイン５６・ソース５０間の信号の差
となる。よって、例えばＤＧＦＥＴ６０が利得最大かつ
ＤＧＦＥＴ６１が利得ゼロの場合の出力をＰとすれば、
ＤＧＦＥＴ６０の利得がゼロからＤＧＦＥＴ６１の利得
最大の場合の出力は強度が同じで逆位相の−Ｐとなる。
さらに、各ＤＧＦＥＴ６０、６１は第２ゲートの電圧を
変化させた場合に、利得のみが変化し、入出力のインピ
ーダンスはほとんど変化しないという特徴を有するた
め、２つのＤＧＦＥＴの利得は独立にしかも連続的に変
化させることができる。よって、本回路構成により、利
得を位相反転を伴って、連続的に変化できる平衡変調回
路が実現できる。
第３図に実際に試作した回路の周波数特性測定結果を示
す。横軸が周波数、縦軸が利得であり、ＤＧＦＥＴ６１
の第２ゲートに印加されたバイアス電圧Ｖｂ22をパラメ
ータとしてある。ここで、ＤＧＦＥＴ６０，６１の各第
１ゲートに印加されたバイアス電圧はアース電位である
０Ｖに設定するとともに、ＤＧＦＥＴ６０の第２ゲート
のバイアス電圧として当該ＤＧＦＥＴ６０が最大利得を
有する正の所定の電位である約１Ｖに設定した。そし
て、ＤＧＦＥＴ６１の第２のゲートに、当該ＤＧＦＥＴ
６１の利得が０となるピンチオフ電圧である約−１．５
Ｖ（開始電圧）から、最大利得となる所定の正の電圧で
ある＋１Ｖ（終止電圧）まで変化させた。第３図から分
かるように、上記開始電圧では当該平衡変調回路の利得
は最大となる一方、上記終始電圧ではその利得はほぼゼ
ロとなる。また、当該平衡変調回路は、バイアス電圧Ｖ
ｂ22が−１．５Ｖから０Ｖまでの範囲において、周波数
が数ＧＨｚから約１５ＧＨｚまでの周波数範囲にわたっ
てほぼ一定の利得を有し、非常に広帯域で動作すること
がわかる。
す。横軸が周波数、縦軸が利得であり、ＤＧＦＥＴ６１
の第２ゲートに印加されたバイアス電圧Ｖｂ22をパラメ
ータとしてある。ここで、ＤＧＦＥＴ６０，６１の各第
１ゲートに印加されたバイアス電圧はアース電位である
０Ｖに設定するとともに、ＤＧＦＥＴ６０の第２ゲート
のバイアス電圧として当該ＤＧＦＥＴ６０が最大利得を
有する正の所定の電位である約１Ｖに設定した。そし
て、ＤＧＦＥＴ６１の第２のゲートに、当該ＤＧＦＥＴ
６１の利得が０となるピンチオフ電圧である約−１．５
Ｖ（開始電圧）から、最大利得となる所定の正の電圧で
ある＋１Ｖ（終止電圧）まで変化させた。第３図から分
かるように、上記開始電圧では当該平衡変調回路の利得
は最大となる一方、上記終始電圧ではその利得はほぼゼ
ロとなる。また、当該平衡変調回路は、バイアス電圧Ｖ
ｂ22が−１．５Ｖから０Ｖまでの範囲において、周波数
が数ＧＨｚから約１５ＧＨｚまでの周波数範囲にわたっ
てほぼ一定の利得を有し、非常に広帯域で動作すること
がわかる。
第４図のスミスチャート上に周波数１０ＧＨｚにおける
反射係数（Ｓ11，Ｓ22）及び、伝送係数Ｓ21のバイアス
電圧による変化を示す。Ｓ21がほぼ直線的に位相反転を
ともなって連続的に変化し、しかも入出力の反射係数Ｓ
11,Ｓ22すなわちインピーダンスはほぼ一定である事が
わかる。
反射係数（Ｓ11，Ｓ22）及び、伝送係数Ｓ21のバイアス
電圧による変化を示す。Ｓ21がほぼ直線的に位相反転を
ともなって連続的に変化し、しかも入出力の反射係数Ｓ
11,Ｓ22すなわちインピーダンスはほぼ一定である事が
わかる。
上述のように本発明によれば、２個のデュアルゲートＦ
ＥＴにおいて、スロットラインの直列Ｔ分岐を第１ゲー
ト・共通のソース・第１ゲートの３電極の構造に一体化
し、ドレイン・ソース間の２出力は各々コプレナ線路の
内導体と外導体に一体化することによって、非常に小型
の平衡変調用ＦＥＴを実現できる。
ＥＴにおいて、スロットラインの直列Ｔ分岐を第１ゲー
ト・共通のソース・第１ゲートの３電極の構造に一体化
し、ドレイン・ソース間の２出力は各々コプレナ線路の
内導体と外導体に一体化することによって、非常に小型
の平衡変調用ＦＥＴを実現できる。
平衡変調用ＦＥＴにおいては、０．５mm角程度のサイズ
で、利得をあるレベルＧから、位相反転を伴って−Ｇま
で連続的に変えることができ、その間入出力インピーダ
ンスは一定、かつ利得の周波数特性はＫｕバンドまで平
坦という特徴を有する。本ＦＥＴと同相合成用ＦＥＴ等
を組み合わせることによって、非常に小さい無限移相器
の実現が期待できる。
で、利得をあるレベルＧから、位相反転を伴って−Ｇま
で連続的に変えることができ、その間入出力インピーダ
ンスは一定、かつ利得の周波数特性はＫｕバンドまで平
坦という特徴を有する。本ＦＥＴと同相合成用ＦＥＴ等
を組み合わせることによって、非常に小さい無限移相器
の実現が期待できる。
基本的な合成／分配用ＦＥＴの拡張による高機能なＦＥ
Ｔは、モジュール化設計に寄与するものである。
Ｔは、モジュール化設計に寄与するものである。
以上説明したように、本発明によれば、非常に小型で広
帯域な平衡変調回路が実現でき、モノリシックマイクロ
波集積回路への応用に有効である。
帯域な平衡変調回路が実現でき、モノリシックマイクロ
波集積回路への応用に有効である。
第１図は本発明の実施例を示す平面図、第２図は第１図
の断面図、第３図は、実施例における利得の周波数特性
を示すグラフ、第４図は、実施例におけるＳパラメータ
の電圧依存性を示すグラフ、第５図は従来の平衡変調回
路の構成例を示すブロック図である。 ５０：ソース電極、 ５１、５４：第１ゲート電極、 ５２、５５：第２ゲート電極、 ５３、５６：ドレイン電極、 ５７、５８：コプレナ線路の外導体、 ５９：コプレナ線路の内導体、 ６０、６１：双ゲート電界効果トランジスタ、 ７０：エアブリッジ、 ７１、７２：スロットラインを構成する２導体、 ７３、７４：バイアスパッド。
の断面図、第３図は、実施例における利得の周波数特性
を示すグラフ、第４図は、実施例におけるＳパラメータ
の電圧依存性を示すグラフ、第５図は従来の平衡変調回
路の構成例を示すブロック図である。 ５０：ソース電極、 ５１、５４：第１ゲート電極、 ５２、５５：第２ゲート電極、 ５３、５６：ドレイン電極、 ５７、５８：コプレナ線路の外導体、 ５９：コプレナ線路の内導体、 ６０、６１：双ゲート電界効果トランジスタ、 ７０：エアブリッジ、 ７１、７２：スロットラインを構成する２導体、 ７３、７４：バイアスパッド。
Claims (1)
- 【請求項１】第１の双ゲート電界効果トランジスタと、
ソース電極とドレイン電極がそれぞれ上記第１の双ゲー
ト電界効果トランジスタのソース電極とドレイン電極に
接続された第２の双ゲート電界効果トランジスタとにお
いて、 上記第１の双ゲート電界効果トランジスタの上記ドレイ
ン電極と上記第２の双ゲート電界効果トランジスタの上
記ドレイン電極とが互いに接続された導体と、上記第１
の双ゲート電界効果トランジスタの上記ソース電極と上
記第２の双ゲート電界効果トランジスタの上記ソース電
極とが互いに接続された導体とで出力端子を構成し、 上記第１の双ゲート電界効果トランジスタの第１ゲート
電極に接続された導体と、上記第２の双ゲート電界効果
トランジスタの第１ゲート電極に接続された導体とで入
力端子を構成し、 第１ゲート電極に接続された上記２導体と上記双ゲート
電界効果トランジスタの共通のソース電極とによってス
ロットラインの直列Ｔ分岐を構成し、 上記第１の双ゲート電界効果トランジスタの第２ゲート
電極と第２の双ゲート電界効果トランジスタの第２ゲー
ト電極の電圧が制御できることを特徴とするマイクロ波
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321129A JPH069324B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321129A JPH069324B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03182105A JPH03182105A (ja) | 1991-08-08 |
| JPH069324B2 true JPH069324B2 (ja) | 1994-02-02 |
Family
ID=18129129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321129A Expired - Fee Related JPH069324B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069324B2 (ja) |
-
1989
- 1989-12-11 JP JP1321129A patent/JPH069324B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03182105A (ja) | 1991-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |