JPH0645871A - 結合量可変型方向性結合器 - Google Patents

結合量可変型方向性結合器

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JPH0645871A
JPH0645871A JP40055890A JP40055890A JPH0645871A JP H0645871 A JPH0645871 A JP H0645871A JP 40055890 A JP40055890 A JP 40055890A JP 40055890 A JP40055890 A JP 40055890A JP H0645871 A JPH0645871 A JP H0645871A
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JP40055890A
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Inventor
Yukihiro Toyoda
幸弘 豊田
Masataka Yamamoto
正隆 山本
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 [目的] 集積回路化等によっ小型化を図り、広帯域に
渡って一定の利得が得られ、方向性(逆方向伝送特性)
も良好で、かつ電気信号で結合量を制御する。 [構成] 第1の入力信号S1を第1の増幅素子11で
分岐し、第1の出力端子2aへ出力すると共に、第1の
可変利得増幅素子21を介して第2の出力端子2bへ出
力する。第2の出力端子2bからの出力信号は、第1の
可変利得増幅素子21において、第1の制御信号SC1
で結合量が変えられる。さらに、第2の入力信号S2
は、第2の増幅素子12で分岐し、第1の出力端子2a
へ出力すると共に、第2の可変利得増幅素子22を介し
て第3の出力端子2cへ出力する。第3の出力端子2c
からの出力信号は、第2の可変利得増幅素子22におい
て、第2の制御信号SC2で、結合量が変えられる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、通信装置等において、
数Hzからマイクロ波やミリ波等の分岐、結合を行う結
合量可変型方向性結合に関するものである。
【0002】
【従来の技術】従来、マイクロ波やミリ波等の高周波信
号を分岐、合成する方向性結合器は、マイクロストリッ
プラインや導波管を用いて構成された電気長結合部を備
え、該電気長結合部によって例えば二つの伝送路を結合
する構成になっている。この種の方向性結合器では、例
えば一つの伝送路から入力された入力信号を電気長結合
部で分岐し、該分岐した信号を該伝送路及び他の伝送路
へ分岐して出力する。
【0003】
【発明が解決しようとする課題】しかしながら、上記構
成の方向性結合器では、1/4波長を基本とした電気長
結合部を持つため、該方向性結合器の寸法が大きくな
る。その上、マイクロストリップラインや導波管を用い
た構成であるため、結合周波数帯域を余り大きくできな
いばかりか、結合量を大幅に可変できなかった。結合量
を大幅に可変するためには、可変アッテネータを外付け
すれば可能であるが、それによって方向性結合器全体の
大型化を招くという問題を生じる。また、数Hzからミ
リ波まで分岐、合成できる方向性結合器がなかった。
【0004】本発明は前記従来技術が持っていた課題と
して、方向性結合器全体を大型化することなく結合量を
変えることが困難である点、及び結合周波数帯域が狭い
といった点について解決した結合量可変型方向性結合器
を提供するものである。
【0005】
【課題を解決するための手段】本発明は前記課題を解決
するために、結合量可変型方向性結合器において、第1
の入力信号を増幅して第1の出力信号を第1の出力端子
へ出力すると共に該第1の出力信号に対して逆位相の第
2の出力信号を出力する第1の増幅素子と、第2の入力
信号を増幅して第3の出力信号を前記第1の出力端子へ
出力すると共に該第3の出力信号に対して逆位相の第4
の出力信号を出力する第2の増幅素子とを備えている。
さらに、第1の制御信号により設定される利得に基づき
前記第2の出力信号を増幅して第2の出力端子へ出力す
る第1の可変利得増幅素子と、前記第1の制御信号と同
一または異なる第2の制御信号により設定される利得に
基づき前記第4の出力信号を増幅して第3の出力端子へ
出力する第2の可変利得増幅素子とを、設けている。
【0006】前記第1及び第2の増幅素子をFET(電
界効果トランジスタ)で構成し、前記第1及び第2の可
変利得増幅素子をデュアルゲートFETで構成してもよ
い。
【0007】
【作用】本発明によれば、以上のように結合量可変型方
向性結合器を構成したので、第1の入力信号がFET等
で構成される第1の増幅素子に入力されると、該第1の
入力信号は該第1の増幅素子で所定の利得分だけ増幅さ
れ、互いに逆位相の第1及び第2の出力信号が出力され
る。第1の出力信号は、第1の出力端子へ出力され、さ
らに第2の出力信号は、デュアルゲートFET等で構成
される第1の可変利得増幅素子で所定の利得分だけ増幅
された後、第2の出力端子へ出力される。この第2の出
力端子の出力信号は、第1の可変利得増幅素子におい
て、第1の制御信号によって該第1の可変利得増幅素子
の利得を変えることにより、結合量を変化させることが
可能となる。
【0008】同様に、第2の入力信号が、FET等で構
成される第2の増幅素子に入力されると、該第2の入力
信号は該第2の増幅素子によって所定の利得分だけ増幅
され、互いに逆位相の第3及び第4の出力信号が出力さ
れる。第3の出力信号は、前記第1の出力端子へ出力さ
れ、さらに第4の出力信号は、デュアルゲートFET等
で構成される第2の可変利得増幅素子で所定の利得分だ
け増幅された後、第3の出力端子へ出力される。この第
3の出力端子の出力信号は、第2の可変利得増幅素子に
おいて、第2の制御信号によって該第2の可変利得増幅
素子の利得を変えることにより、結合量を変化させるこ
とが可能となる。
【0009】このように、結合量可変型方向性結合器は
FET等のアクティブ素子で構成できるので、集積回路
化等による方向性結合器全体の小型化が図れると共に、
第1及び第2の制御信号によって結合量を変えることが
可能となり、さらに広帯域に渡って一定の結合量が得ら
れる。従って、前記課題を解決できるのである。
【0010】
【実施例】図1は、本発明の実施例を示す結合量可変型
方向性結合器の構成図である。
【0011】この結合量可変型方向性結合器は、高周波
信号である第1,第2の入力信号S1,S2をそれぞれ
入力する第1,第2の入力端子1a,1b、及び第1,
第2,第3の出力端子2a,2b,2cを備えている。
第1の入力端子1aは、第1の増幅素子11を介して第
1の出力端子2aに接続されると共に、第1の可変利得
増幅素子21を介して第2の出力端子2bに接続されて
いる。第2の入力端子1bは、第2の増幅素子12を介
して第1の出力端子2aに接続されると共に、第2の可
変利得増幅素子22を介して第3の出力端子2cに接続
されている。
【0012】第1の増幅素子11は、第1の入力信号S
1を利得−G1で増幅して第1の出力信号S11aを第
1の出力端子2aへ出力する増幅手段11aと、該第1
の入力信号S1を利得G1で増幅して第1の出力信号S
11aと逆位相の第2の出力信号S11bを第1の可変
利得増幅素子21へ出力する増幅手段11bとで、構成
されている。第2の増幅素子12は、第2の入力信号S
2を利得−G2で増幅して第3の出力信号S12aを第
1の出力端子2aへ出力する増幅手段12aと、該第2
の入力信号S2を利得G2で増幅して第4の出力信号S
12bを第2の可変利得増幅素子22へ出力する増幅手
段12bとで、構成されている。
【0013】第1の可変利得増幅素子21は、第2の出
力信号S11bと第1の制御信号SC1を乗算して利得
を可変する乗算手段21aと、該乗算手段21aの出力
を利得−G3で増幅して第2の出力端子2bへ出力する
増幅手段21bとで、構成されている。第2の可変利得
増幅素子22は、第4の出力信号S12bと第2の制御
信号SC2を乗算して利得を可変する乗算手段22a
と、該乗算手段22aの出力を利得−G4で増幅して第
3の出力端子2cへ出力する増幅手段22bとで、構成
されている。
【0014】次に、動作を説明する。
【0015】第1の入力端子1aに第1の入力信号S1
が入力されると、該第1の入力信号S1は第1の増幅素
子11内の増幅手段11a,11bにより増幅され、該
増幅手段11a,11bから互いに位相反転した第1及
び第2の出力信号S11a,S11bが出力される。第
1の出力信号S11aは、第1の出力端子2aへ出力さ
れる。この際、第1の出力信号S11aが第2の増幅素
子12へ入力されても、該第2の増幅素子12の逆方向
の伝達利得が小さいので、第2の入力端子1bへは該第
1の出力信号S11aが出力されない。第2の出力信号
S11bは、第1の可変利得増幅素子21内の乗算手段
21aにより、第1の制御信号SC1と乗算され、その
乗算結果が増幅手段21bで増幅されて第2の出力端子
2bへ出力される。
【0016】このように、第1の入力端子1aに入力さ
れた第1の入力信号S1は、第1の増幅素子11で分岐
され、第1の出力端子2a及び第2の出力端子2bへ出
力される。この第2の出力端子2bの信号は、第1の制
御信号SC1によって結合量が可変できる。
【0017】前記と同様に、第2の入力端子1bに入力
された第2の入力信号S2は、第2の増幅素子12で分
岐され、第1の出力端子2aへ出力されると共に、第2
の可変利得増幅素子22を介して第3の出力端子2cへ
出力される。この第3の出力端子2cからの出力信号
は、第2の可変利得増幅素子22によって第2の制御信
号SC2で結合量を可変できる。
【0018】本実施例では、第1,第2の増幅素子1
1,12及び第1,第2の可変利得増幅素子21,22
というアクティブ素子により、方向性結合器を構成した
ので、集積回路化が可能となって方向性結合器全体を小
型化できると共に、広い周波数帯域を確保できる。さら
に、第1,第2の制御信号SC1,2により、結合量を
可変できるという利点も有している。
【0019】図2は、図1に示す結合量可変型方向性結
合器の一構成例を示す回路図である。 この結合量可変
型方向性結合器では、図1の第1及び第2の増幅素子1
1,12が、FET11A,12Aで構成され、さらに
第1,第2の可変利得増幅素子21,22が、2つのF
ETを一つの基板上にカスケード接続したデュアルゲー
トFET21A,22Aで構成されている。各デュアル
ゲートFET21A,22Aは、二つのゲートG1,G
2を有し、該ゲートG1,G2の一方又は両方の入力信
号レベルが大きくなると乗算作用があり、一方の入力信
号に直流電圧をかけておくと、利得が変えられるように
なっている。
【0020】そして、第1の入力端子1aは、カップリ
ング用コンデンサ31を介してFET11AのゲートG
に接続され、該ゲートGがバイアス用抵抗32を介して
グランドに接続されている。FET11AのドレインD
は、利得制御用の抵抗33を介して電源電圧+VDDに
接続されると共に、カップリング用コンデンサ34を介
して第1の出力端子2aに接続されている。FET11
AのソースSは、利得制御用抵抗35を介してグランド
に接続されると共に、カップリング用コンデンサ36を
介してデュアルゲートFET21AのゲートG1に接続
されている。
【0021】第2の入力端子1bは、カップリング用コ
ンデンサ41を介してFET12AのゲートGに接続さ
れ、該ゲートGがバイアス用抵抗42を介してグランド
に接続されている。FET12AのドレインDは、利得
制御用抵抗43を介し電源電圧+VDDに接続されると
共に、カップリング用コンデンサ44を介してい第1の
出力端子2aに接続されている。FET12Aのソース
Sは、利得制御用抵抗45を介してグランドに接続され
ると共に、カップリング用コンデンサ46を介してデュ
アルゲートFET22AのゲートG1に接続されてい
る。
【0022】デュアルゲートFET21AのゲートG1
は、前記カップリング用コンデンサ36に接続されると
共に、バイアス用抵抗51を介してグランドに接続され
ている。デュアルゲートFET21AのゲートG2は、
抵抗52及び第1のゲート電圧VG1からなる第1の制
御信号SC1発生手段に接続されている。デュアルゲー
トFET21AのドレインDは、利得制御用抵抗53を
介して電源電圧+VDDに接続されると共に、カップリ
ング用コンデンサ54を介して第2の出力端子2bに接
続されている。デュアルゲートFET21AのソースS
は、利得制御用抵抗55を介してグランドに接続されて
いる。
【0023】デュアルゲートFET22AのゲートG1
は、前記カップリング用コンデンサ46に接続されると
共に、バイアス用抵抗61を介してグランドに接続され
ている。デュアルゲートFET22AのゲートG2は、
抵抗62及び第2のゲート電圧VG2からなる第2の制
御信号SC2発生手段に接続されている。デュアルゲー
トFET22AのドレインDは、利得制御用抵抗63を
介して電源電圧+VDDに接続されると共に、カップリ
ング用コンデンサ64を介して第3の出力端子2cに接
続されている。デュアルゲートFET22AのソースS
は、利得制御用抵抗65を介してグランドに接続されて
いる。
【0024】なお、ゲート電圧VG1とVG2は、同一
電圧でもよいし、異なる電圧でもよい。
【0025】以上のような結合量可変型方向性結合器の
動作を図3、図4、及び図5を参照しつつ説明する。
【0026】図3は、図2に示すデュアルゲートFET
21A,22Aの特性図であり、横軸にゲート電圧VG
(=VG1,VG2)、縦軸に利得がとられている。図
4は、図2に示す方向性結合器の伝達利得特性図であ
り、横軸に周波数、縦軸に結合度がとられている。端子
1aから端子2bへの伝達利得Ka21が実線曲線で、
端子1bから2cへの伝達利得Kb21が破線曲線で、
それぞれ示されている。図5は、図2に示す方向性結合
器の伝達利得特性図であり、横軸に周波数、縦軸に方向
性及び挿入損がとられている。端子2cから端子2bへ
の伝達利得Ka22が実線曲線で、端子2bから端子2
cへの伝達利得(逆方向利得)Kb22が破線曲線で、
端子1aから端子2aへの伝達利得Ka21が実線曲線
で、端子1bから2aの伝達利得Kb21が破線曲線
で、それぞれ示されている。
【0027】図2において、第1の入力端子1aに第1
の入力信号S1を入力すると、該第1の入力信号S1が
コンデンサ31を介してFET11AのゲートGに入力
される。このFET11AのドレインDとソースSにそ
れぞれ接続された抵抗33,35等の負荷を適宜選定し
ておくと、互いに位相反転した第1と第2の出力信号S
11a,S11bが該ドレインDとソースS側に得られ
る。また、FET11A,12AのドレインDとソース
Sに接続された負荷の大きさを変えることにより、該ソ
ースSとドレインDのそれぞれから得られる第1と第2
の出力信号S11a,S11bの大きさを変えることが
できる。そのため、第1の入力端子1aから加えられた
第1の入力信号S1は、FET11Aにより分岐され、
該FET11AのドレインD側の第1の出力信号S11
aがコンデンサ34を介して第1の出力端子2aへ出力
され、さらにソースSから出力された第2の出力信号S
11bがコンデンサ36を介してデュアルゲートFET
21AのゲートG1へ供給される。
【0028】同様に、第2の入力端子1bから入力され
た第2の入力信号S2は、コンデンサ41を介してFE
T12AのゲートGに入力され、該FET12Aによっ
て分岐される。このFET12AのドレインDから出力
される第3の出力信号S12Aは、コンデンサ44を介
して第1の出力端子2Aへ出力され、さらにソースSか
ら出力される第4の出力信号S12bが、コンデンサ4
6を介してデュアルゲートFET22AのゲートG1へ
入力される。従って、第1の出力端子2aの出力信号
は、第1の入力端子1aと第2の入力端子1bからの第
1及び第2の入力信号S1,S2の加算出力となる。
【0029】デュアルゲートFET21A及び22A
は、図3に示すように、二つのゲートG1,G2のいず
れか一方のゲートバイアス電圧を変えると、利得を可変
できる。そのため、図2の第1及び第2のゲート電圧V
G1,VG2(=VG)を変えることにより、その利得
によって各ゲートG1,G1の入力を増幅し、各ドレイ
ンDからコンデンサ54,64を介して第2,第3の出
力端子2b,2cへそれぞれ出力される信号の大きさが
変えられる。この伝達利得特性が図4に示されている。
【0030】また、図5に示すように、第1の出力端子
2aから、第1の入力端子1aまたは第2の入力端子1
bへの結合量は、FET11A,12Aの逆方向利得で
あるため、減衰量が大きくなることが期待できる。第2
の出力端子2bから第1の入力端子1aへの伝達利得、
あるいは第3の出力端子2cから第2の入力端子1bへ
の伝達利得も、前記と同様に減衰量が大きくなることが
期待できる。さらに、第2と第3の出力端子2b,2c
間のそれぞれの伝達利得Ka22,Kb22も、同様に
大きな減衰量が得られる。
【0031】このように、図2の回路では、図4及び図
5の伝達利得特性からも理解できるように、非常に広帯
域に渡って一定の利得が得られる。さらに、第1の入力
信号S1は、FET11Aで分岐されて第1の出力端子
2a及び第2の出力端子2bへ出力され、第2の入力信
号S2はFET12Aで分岐されて第1の出力端子2a
及び第3の出力端子2cへ出力され、これらの方向性も
十分なものが得られる。しかも、第1,第2のゲート電
圧VG1,VG2(=VG)を変えることにより、利得
も大幅に広帯域で可変できることが理解できる。
【0032】さらに、図2の回路では、FET11A,
12A,21A,22Aを用いているので、入力インピ
ーダンスが高く、雑音が少ないという利点がある。しか
も、デュアルゲートFET21A,22Aを用いて利得
を可変するようにしているので、高周波領域において、
精度良く、かつ高安定な利得の可変が行える。また、F
ETを用いることにより、集積回路化が容易となり、そ
れによって方向性結合器の小型化が図れる。
【0033】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
【0034】(1)図2の各デュアルゲートFET21
A,22Aは、それぞれ2個のFETで構成してもよ
い。さらに、カップリング用コンデンサ31,34,3
6,41,44,46,54,64、及び利得制御ある
いはバイアス用の抵抗32,33,35,42,43,
45,51,52,53,55,61,62,63,6
5は、FET等を用いて構成してもよい。
【0035】(2)図1の第1,第2の増幅素子11,
12及び第1,第2の可変利得増幅素子21,22は、
バイポラートランジスタ等の他のトランジスタで構成し
てもよい。
【0036】(3)図1の第1,第2の制御信号SC
1,SC2は、第2図では第1,第2のゲート電圧VG
1,VG2で構成しているが、これらの信号を外部から
入力する構成にしてもよい。
【0037】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第1の入力信号を第1の増幅素子で分岐して第1
の出力端子へ出力すると共に、第1の可変利得増幅素子
を介して第2の出力端子へ出力し、第2の入力信号を第
2の増幅素子で分岐して第1の出力端子へ出力すると共
に、第2の可変利得増幅素子を介して第3の出力端子へ
出力するようにしたので、該方向性結合器の集積回路化
が容易となり、それによって該方向性結合器の小型化が
可能となる。さらに、広帯域に渡って一定の利得が得ら
れ、方向性も十分で、かつ第1,第2の制御信号によっ
て利得も大幅に広帯域に可変できる。
【0038】第1,第2の増幅素子をFETで構成し、
さらに第1,第2の可変利得増幅素子をデュアルゲート
FETで構成すれば、高精度でかつ高周波特性に優れる
分岐、結合を行うことができると共に、より集積回路化
が容易となって該方向性結合器をより小型化できる。
【図面の簡単な説明】
【図1】本発明の実施例を示す結合量可変型方向性結合
器の構成図である。
【図2】図1の一構成例を示す回路図である。
【図3】図2に示すデュアルゲートFETの特性図であ
る。
【図4】図2の伝達利得特性図である。
【図5】図2の伝達利得特性図である。
【符号の説明】
1a 第1の入力端子 1b 第2の入力端子 2a 第1の出力端子 2b 第2の出力端子 2c 第3の出力端子 11 第1の増幅素子 11A FET 12 第2の増幅素子 12A FET 21 第1の可変利得増幅素子 21A デュアルゲートFET 22 第2の可変利得増幅素子 22A デュアルゲートFET S1 第1の入力信号 S2 第2の入力信号 S11a 第1の出力信号 S11b 第2の出力信号 S12a 第3の出力信号 S12b 第4の出力信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 第1の入力信号を増幅して第1の出力信
    号を第1の出力端子へ出力すると共に該第1の出力信号
    に対して逆位相の第2の出力信号を出力する第1の増幅
    素子と、第2の入力信号を増幅して第3の出力信号を前
    記第1の出力端子へ出力すると共に該第3の出力信号に
    対して逆位相の第4の出力信号を出力する第2の増幅素
    子と、第1の制御信号により設定される利得に基づき前
    記第2の出力信号を増幅して第2の出力端子へ出力する
    第1の可変利得増幅素子と、前記第1の制御信号と同一
    または異なる第2の制御信号により設定される利得に基
    づき前記第4の出力信号を増幅して第3の出力端子へ出
    力する第2の可変利得増幅素子とを、備えたことを特徴
    とする結合量可変型方向性結合器。
  2. 【請求項2】 請求項1記載の結合量可変型方向性結合
    器において、前記第1及び第2の増幅素子をFETで構
    成し、前記第1及び第2の可変利得増幅素子をデュアル
    ゲートFETで構成した結合量可変型方向性結合器。
JP40055890A 1990-12-06 1990-12-06 結合量可変型方向性結合器 Withdrawn JPH0645871A (ja)

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JP40055890A Withdrawn JPH0645871A (ja) 1990-12-06 1990-12-06 結合量可変型方向性結合器

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JP (1) JPH0645871A (ja)

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