JPH0645871A - 結合量可変型方向性結合器 - Google Patents

Abstract

(57)【要約】 ［目的］ 集積回路化等によっ小型化を図り、広帯域に
渡って一定の利得が得られ、方向性（逆方向伝送特性）
も良好で、かつ電気信号で結合量を制御する。 ［構成］ 第１の入力信号Ｓ１を第１の増幅素子１１で
分岐し、第１の出力端子２ａへ出力すると共に、第１の
可変利得増幅素子２１を介して第２の出力端子２ｂへ出
力する。第２の出力端子２ｂからの出力信号は、第１の
可変利得増幅素子２１において、第１の制御信号ＳＣ１
で結合量が変えられる。さらに、第２の入力信号Ｓ２
は、第２の増幅素子１２で分岐し、第１の出力端子２ａ
へ出力すると共に、第２の可変利得増幅素子２２を介し
て第３の出力端子２ｃへ出力する。第３の出力端子２ｃ
からの出力信号は、第２の可変利得増幅素子２２におい
て、第２の制御信号ＳＣ２で、結合量が変えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信装置等において、
数Ｈｚからマイクロ波やミリ波等の分岐、結合を行う結
合量可変型方向性結合に関するものである。

【０００２】

【従来の技術】従来、マイクロ波やミリ波等の高周波信
号を分岐、合成する方向性結合器は、マイクロストリッ
プラインや導波管を用いて構成された電気長結合部を備
え、該電気長結合部によって例えば二つの伝送路を結合
する構成になっている。この種の方向性結合器では、例
えば一つの伝送路から入力された入力信号を電気長結合
部で分岐し、該分岐した信号を該伝送路及び他の伝送路
へ分岐して出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、上記構
成の方向性結合器では、１／４波長を基本とした電気長
結合部を持つため、該方向性結合器の寸法が大きくな
る。その上、マイクロストリップラインや導波管を用い
た構成であるため、結合周波数帯域を余り大きくできな
いばかりか、結合量を大幅に可変できなかった。結合量
を大幅に可変するためには、可変アッテネータを外付け
すれば可能であるが、それによって方向性結合器全体の
大型化を招くという問題を生じる。また、数Ｈｚからミ
リ波まで分岐、合成できる方向性結合器がなかった。

【０００４】本発明は前記従来技術が持っていた課題と
して、方向性結合器全体を大型化することなく結合量を
変えることが困難である点、及び結合周波数帯域が狭い
といった点について解決した結合量可変型方向性結合器
を提供するものである。

【０００５】

【課題を解決するための手段】本発明は前記課題を解決
するために、結合量可変型方向性結合器において、第１
の入力信号を増幅して第１の出力信号を第１の出力端子
へ出力すると共に該第１の出力信号に対して逆位相の第
２の出力信号を出力する第１の増幅素子と、第２の入力
信号を増幅して第３の出力信号を前記第１の出力端子へ
出力すると共に該第３の出力信号に対して逆位相の第４
の出力信号を出力する第２の増幅素子とを備えている。
さらに、第１の制御信号により設定される利得に基づき
前記第２の出力信号を増幅して第２の出力端子へ出力す
る第１の可変利得増幅素子と、前記第１の制御信号と同
一または異なる第２の制御信号により設定される利得に
基づき前記第４の出力信号を増幅して第３の出力端子へ
出力する第２の可変利得増幅素子とを、設けている。

【０００６】前記第１及び第２の増幅素子をＦＥＴ（電
界効果トランジスタ）で構成し、前記第１及び第２の可
変利得増幅素子をデュアルゲートＦＥＴで構成してもよ
い。

【０００７】

【作用】本発明によれば、以上のように結合量可変型方
向性結合器を構成したので、第１の入力信号がＦＥＴ等
で構成される第１の増幅素子に入力されると、該第１の
入力信号は該第１の増幅素子で所定の利得分だけ増幅さ
れ、互いに逆位相の第１及び第２の出力信号が出力され
る。第１の出力信号は、第１の出力端子へ出力され、さ
らに第２の出力信号は、デュアルゲートＦＥＴ等で構成
される第１の可変利得増幅素子で所定の利得分だけ増幅
された後、第２の出力端子へ出力される。この第２の出
力端子の出力信号は、第１の可変利得増幅素子におい
て、第１の制御信号によって該第１の可変利得増幅素子
の利得を変えることにより、結合量を変化させることが
可能となる。

【０００８】同様に、第２の入力信号が、ＦＥＴ等で構
成される第２の増幅素子に入力されると、該第２の入力
信号は該第２の増幅素子によって所定の利得分だけ増幅
され、互いに逆位相の第３及び第４の出力信号が出力さ
れる。第３の出力信号は、前記第１の出力端子へ出力さ
れ、さらに第４の出力信号は、デュアルゲートＦＥＴ等
で構成される第２の可変利得増幅素子で所定の利得分だ
け増幅された後、第３の出力端子へ出力される。この第
３の出力端子の出力信号は、第２の可変利得増幅素子に
おいて、第２の制御信号によって該第２の可変利得増幅
素子の利得を変えることにより、結合量を変化させるこ
とが可能となる。

【０００９】このように、結合量可変型方向性結合器は
ＦＥＴ等のアクティブ素子で構成できるので、集積回路
化等による方向性結合器全体の小型化が図れると共に、
第１及び第２の制御信号によって結合量を変えることが
可能となり、さらに広帯域に渡って一定の結合量が得ら
れる。従って、前記課題を解決できるのである。

【００１０】

【実施例】図１は、本発明の実施例を示す結合量可変型
方向性結合器の構成図である。

【００１１】この結合量可変型方向性結合器は、高周波
信号である第１，第２の入力信号Ｓ１，Ｓ２をそれぞれ
入力する第１，第２の入力端子１ａ，１ｂ、及び第１，
第２，第３の出力端子２ａ，２ｂ，２ｃを備えている。
第１の入力端子１ａは、第１の増幅素子１１を介して第
１の出力端子２ａに接続されると共に、第１の可変利得
増幅素子２１を介して第２の出力端子２ｂに接続されて
いる。第２の入力端子１ｂは、第２の増幅素子１２を介
して第１の出力端子２ａに接続されると共に、第２の可
変利得増幅素子２２を介して第３の出力端子２ｃに接続
されている。

【００１２】第１の増幅素子１１は、第１の入力信号Ｓ
１を利得−Ｇ１で増幅して第１の出力信号Ｓ１１ａを第
１の出力端子２ａへ出力する増幅手段１１ａと、該第１
の入力信号Ｓ１を利得Ｇ１で増幅して第１の出力信号Ｓ
１１ａと逆位相の第２の出力信号Ｓ１１ｂを第１の可変
利得増幅素子２１へ出力する増幅手段１１ｂとで、構成
されている。第２の増幅素子１２は、第２の入力信号Ｓ
２を利得−Ｇ２で増幅して第３の出力信号Ｓ１２ａを第
１の出力端子２ａへ出力する増幅手段１２ａと、該第２
の入力信号Ｓ２を利得Ｇ２で増幅して第４の出力信号Ｓ
１２ｂを第２の可変利得増幅素子２２へ出力する増幅手
段１２ｂとで、構成されている。

【００１３】第１の可変利得増幅素子２１は、第２の出
力信号Ｓ１１ｂと第１の制御信号ＳＣ１を乗算して利得
を可変する乗算手段２１ａと、該乗算手段２１ａの出力
を利得−Ｇ３で増幅して第２の出力端子２ｂへ出力する
増幅手段２１ｂとで、構成されている。第２の可変利得
増幅素子２２は、第４の出力信号Ｓ１２ｂと第２の制御
信号ＳＣ２を乗算して利得を可変する乗算手段２２ａ
と、該乗算手段２２ａの出力を利得−Ｇ４で増幅して第
３の出力端子２ｃへ出力する増幅手段２２ｂとで、構成
されている。

【００１４】次に、動作を説明する。

【００１５】第１の入力端子１ａに第１の入力信号Ｓ１
が入力されると、該第１の入力信号Ｓ１は第１の増幅素
子１１内の増幅手段１１ａ，１１ｂにより増幅され、該
増幅手段１１ａ，１１ｂから互いに位相反転した第１及
び第２の出力信号Ｓ１１ａ，Ｓ１１ｂが出力される。第
１の出力信号Ｓ１１ａは、第１の出力端子２ａへ出力さ
れる。この際、第１の出力信号Ｓ１１ａが第２の増幅素
子１２へ入力されても、該第２の増幅素子１２の逆方向
の伝達利得が小さいので、第２の入力端子１ｂへは該第
１の出力信号Ｓ１１ａが出力されない。第２の出力信号
Ｓ１１ｂは、第１の可変利得増幅素子２１内の乗算手段
２１ａにより、第１の制御信号ＳＣ１と乗算され、その
乗算結果が増幅手段２１ｂで増幅されて第２の出力端子
２ｂへ出力される。

【００１６】このように、第１の入力端子１ａに入力さ
れた第１の入力信号Ｓ１は、第１の増幅素子１１で分岐
され、第１の出力端子２ａ及び第２の出力端子２ｂへ出
力される。この第２の出力端子２ｂの信号は、第１の制
御信号ＳＣ１によって結合量が可変できる。

【００１７】前記と同様に、第２の入力端子１ｂに入力
された第２の入力信号Ｓ２は、第２の増幅素子１２で分
岐され、第１の出力端子２ａへ出力されると共に、第２
の可変利得増幅素子２２を介して第３の出力端子２ｃへ
出力される。この第３の出力端子２ｃからの出力信号
は、第２の可変利得増幅素子２２によって第２の制御信
号ＳＣ２で結合量を可変できる。

【００１８】本実施例では、第１，第２の増幅素子１
１，１２及び第１，第２の可変利得増幅素子２１，２２
というアクティブ素子により、方向性結合器を構成した
ので、集積回路化が可能となって方向性結合器全体を小
型化できると共に、広い周波数帯域を確保できる。さら
に、第１，第２の制御信号ＳＣ１，２により、結合量を
可変できるという利点も有している。

【００１９】図２は、図１に示す結合量可変型方向性結
合器の一構成例を示す回路図である。 この結合量可変
型方向性結合器では、図１の第１及び第２の増幅素子１
１，１２が、ＦＥＴ１１Ａ，１２Ａで構成され、さらに
第１，第２の可変利得増幅素子２１，２２が、２つのＦ
ＥＴを一つの基板上にカスケード接続したデュアルゲー
トＦＥＴ２１Ａ，２２Ａで構成されている。各デュアル
ゲートＦＥＴ２１Ａ，２２Ａは、二つのゲートＧ１，Ｇ
２を有し、該ゲートＧ１，Ｇ２の一方又は両方の入力信
号レベルが大きくなると乗算作用があり、一方の入力信
号に直流電圧をかけておくと、利得が変えられるように
なっている。

【００２０】そして、第１の入力端子１ａは、カップリ
ング用コンデンサ３１を介してＦＥＴ１１ＡのゲートＧ
に接続され、該ゲートＧがバイアス用抵抗３２を介して
グランドに接続されている。ＦＥＴ１１ＡのドレインＤ
は、利得制御用の抵抗３３を介して電源電圧＋ＶＤＤに
接続されると共に、カップリング用コンデンサ３４を介
して第１の出力端子２ａに接続されている。ＦＥＴ１１
ＡのソースＳは、利得制御用抵抗３５を介してグランド
に接続されると共に、カップリング用コンデンサ３６を
介してデュアルゲートＦＥＴ２１ＡのゲートＧ１に接続
されている。

【００２１】第２の入力端子１ｂは、カップリング用コ
ンデンサ４１を介してＦＥＴ１２ＡのゲートＧに接続さ
れ、該ゲートＧがバイアス用抵抗４２を介してグランド
に接続されている。ＦＥＴ１２ＡのドレインＤは、利得
制御用抵抗４３を介し電源電圧＋ＶＤＤに接続されると
共に、カップリング用コンデンサ４４を介してい第１の
出力端子２ａに接続されている。ＦＥＴ１２Ａのソース
Ｓは、利得制御用抵抗４５を介してグランドに接続され
ると共に、カップリング用コンデンサ４６を介してデュ
アルゲートＦＥＴ２２ＡのゲートＧ１に接続されてい
る。

【００２２】デュアルゲートＦＥＴ２１ＡのゲートＧ１
は、前記カップリング用コンデンサ３６に接続されると
共に、バイアス用抵抗５１を介してグランドに接続され
ている。デュアルゲートＦＥＴ２１ＡのゲートＧ２は、
抵抗５２及び第１のゲート電圧ＶＧ１からなる第１の制
御信号ＳＣ１発生手段に接続されている。デュアルゲー
トＦＥＴ２１ＡのドレインＤは、利得制御用抵抗５３を
介して電源電圧＋ＶＤＤに接続されると共に、カップリ
ング用コンデンサ５４を介して第２の出力端子２ｂに接
続されている。デュアルゲートＦＥＴ２１ＡのソースＳ
は、利得制御用抵抗５５を介してグランドに接続されて
いる。

【００２３】デュアルゲートＦＥＴ２２ＡのゲートＧ１
は、前記カップリング用コンデンサ４６に接続されると
共に、バイアス用抵抗６１を介してグランドに接続され
ている。デュアルゲートＦＥＴ２２ＡのゲートＧ２は、
抵抗６２及び第２のゲート電圧ＶＧ２からなる第２の制
御信号ＳＣ２発生手段に接続されている。デュアルゲー
トＦＥＴ２２ＡのドレインＤは、利得制御用抵抗６３を
介して電源電圧＋ＶＤＤに接続されると共に、カップリ
ング用コンデンサ６４を介して第３の出力端子２ｃに接
続されている。デュアルゲートＦＥＴ２２ＡのソースＳ
は、利得制御用抵抗６５を介してグランドに接続されて
いる。

【００２４】なお、ゲート電圧ＶＧ１とＶＧ２は、同一
電圧でもよいし、異なる電圧でもよい。

【００２５】以上のような結合量可変型方向性結合器の
動作を図３、図４、及び図５を参照しつつ説明する。

【００２６】図３は、図２に示すデュアルゲートＦＥＴ
２１Ａ，２２Ａの特性図であり、横軸にゲート電圧ＶＧ
（＝ＶＧ１，ＶＧ２）、縦軸に利得がとられている。図
４は、図２に示す方向性結合器の伝達利得特性図であ
り、横軸に周波数、縦軸に結合度がとられている。端子
１ａから端子２ｂへの伝達利得Ｋａ２１が実線曲線で、
端子１ｂから２ｃへの伝達利得Ｋｂ２１が破線曲線で、
それぞれ示されている。図５は、図２に示す方向性結合
器の伝達利得特性図であり、横軸に周波数、縦軸に方向
性及び挿入損がとられている。端子２ｃから端子２ｂへ
の伝達利得Ｋａ２２が実線曲線で、端子２ｂから端子２
ｃへの伝達利得（逆方向利得）Ｋｂ２２が破線曲線で、
端子１ａから端子２ａへの伝達利得Ｋａ２１が実線曲線
で、端子１ｂから２ａの伝達利得Ｋｂ２１が破線曲線
で、それぞれ示されている。

【００２７】図２において、第１の入力端子１ａに第１
の入力信号Ｓ１を入力すると、該第１の入力信号Ｓ１が
コンデンサ３１を介してＦＥＴ１１ＡのゲートＧに入力
される。このＦＥＴ１１ＡのドレインＤとソースＳにそ
れぞれ接続された抵抗３３，３５等の負荷を適宜選定し
ておくと、互いに位相反転した第１と第２の出力信号Ｓ
１１ａ，Ｓ１１ｂが該ドレインＤとソースＳ側に得られ
る。また、ＦＥＴ１１Ａ，１２ＡのドレインＤとソース
Ｓに接続された負荷の大きさを変えることにより、該ソ
ースＳとドレインＤのそれぞれから得られる第１と第２
の出力信号Ｓ１１ａ，Ｓ１１ｂの大きさを変えることが
できる。そのため、第１の入力端子１ａから加えられた
第１の入力信号Ｓ１は、ＦＥＴ１１Ａにより分岐され、
該ＦＥＴ１１ＡのドレインＤ側の第１の出力信号Ｓ１１
ａがコンデンサ３４を介して第１の出力端子２ａへ出力
され、さらにソースＳから出力された第２の出力信号Ｓ
１１ｂがコンデンサ３６を介してデュアルゲートＦＥＴ
２１ＡのゲートＧ１へ供給される。

【００２８】同様に、第２の入力端子１ｂから入力され
た第２の入力信号Ｓ２は、コンデンサ４１を介してＦＥ
Ｔ１２ＡのゲートＧに入力され、該ＦＥＴ１２Ａによっ
て分岐される。このＦＥＴ１２ＡのドレインＤから出力
される第３の出力信号Ｓ１２Ａは、コンデンサ４４を介
して第１の出力端子２Ａへ出力され、さらにソースＳか
ら出力される第４の出力信号Ｓ１２ｂが、コンデンサ４
６を介してデュアルゲートＦＥＴ２２ＡのゲートＧ１へ
入力される。従って、第１の出力端子２ａの出力信号
は、第１の入力端子１ａと第２の入力端子１ｂからの第
１及び第２の入力信号Ｓ１，Ｓ２の加算出力となる。

【００２９】デュアルゲートＦＥＴ２１Ａ及び２２Ａ
は、図３に示すように、二つのゲートＧ１，Ｇ２のいず
れか一方のゲートバイアス電圧を変えると、利得を可変
できる。そのため、図２の第１及び第２のゲート電圧Ｖ
Ｇ１，ＶＧ２（＝ＶＧ）を変えることにより、その利得
によって各ゲートＧ１，Ｇ１の入力を増幅し、各ドレイ
ンＤからコンデンサ５４，６４を介して第２，第３の出
力端子２ｂ，２ｃへそれぞれ出力される信号の大きさが
変えられる。この伝達利得特性が図４に示されている。

【００３０】また、図５に示すように、第１の出力端子
２ａから、第１の入力端子１ａまたは第２の入力端子１
ｂへの結合量は、ＦＥＴ１１Ａ，１２Ａの逆方向利得で
あるため、減衰量が大きくなることが期待できる。第２
の出力端子２ｂから第１の入力端子１ａへの伝達利得、
あるいは第３の出力端子２ｃから第２の入力端子１ｂへ
の伝達利得も、前記と同様に減衰量が大きくなることが
期待できる。さらに、第２と第３の出力端子２ｂ，２ｃ
間のそれぞれの伝達利得Ｋａ２２，Ｋｂ２２も、同様に
大きな減衰量が得られる。

【００３１】このように、図２の回路では、図４及び図
５の伝達利得特性からも理解できるように、非常に広帯
域に渡って一定の利得が得られる。さらに、第１の入力
信号Ｓ１は、ＦＥＴ１１Ａで分岐されて第１の出力端子
２ａ及び第２の出力端子２ｂへ出力され、第２の入力信
号Ｓ２はＦＥＴ１２Ａで分岐されて第１の出力端子２ａ
及び第３の出力端子２ｃへ出力され、これらの方向性も
十分なものが得られる。しかも、第１，第２のゲート電
圧ＶＧ１，ＶＧ２（＝ＶＧ）を変えることにより、利得
も大幅に広帯域で可変できることが理解できる。

【００３２】さらに、図２の回路では、ＦＥＴ１１Ａ，
１２Ａ，２１Ａ，２２Ａを用いているので、入力インピ
ーダンスが高く、雑音が少ないという利点がある。しか
も、デュアルゲートＦＥＴ２１Ａ，２２Ａを用いて利得
を可変するようにしているので、高周波領域において、
精度良く、かつ高安定な利得の可変が行える。また、Ｆ
ＥＴを用いることにより、集積回路化が容易となり、そ
れによって方向性結合器の小型化が図れる。

【００３３】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。

【００３４】（１）図２の各デュアルゲートＦＥＴ２１
Ａ，２２Ａは、それぞれ２個のＦＥＴで構成してもよ
い。さらに、カップリング用コンデンサ３１，３４，３
６，４１，４４，４６，５４，６４、及び利得制御ある
いはバイアス用の抵抗３２，３３，３５，４２，４３，
４５，５１，５２，５３，５５，６１，６２，６３，６
５は、ＦＥＴ等を用いて構成してもよい。

【００３５】（２）図１の第１，第２の増幅素子１１，
１２及び第１，第２の可変利得増幅素子２１，２２は、
バイポラートランジスタ等の他のトランジスタで構成し
てもよい。

【００３６】（３）図１の第１，第２の制御信号ＳＣ
１，ＳＣ２は、第２図では第１，第２のゲート電圧ＶＧ
１，ＶＧ２で構成しているが、これらの信号を外部から
入力する構成にしてもよい。

【００３７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１の入力信号を第１の増幅素子で分岐して第１
の出力端子へ出力すると共に、第１の可変利得増幅素子
を介して第２の出力端子へ出力し、第２の入力信号を第
２の増幅素子で分岐して第１の出力端子へ出力すると共
に、第２の可変利得増幅素子を介して第３の出力端子へ
出力するようにしたので、該方向性結合器の集積回路化
が容易となり、それによって該方向性結合器の小型化が
可能となる。さらに、広帯域に渡って一定の利得が得ら
れ、方向性も十分で、かつ第１，第２の制御信号によっ
て利得も大幅に広帯域に可変できる。

【００３８】第１，第２の増幅素子をＦＥＴで構成し、
さらに第１，第２の可変利得増幅素子をデュアルゲート
ＦＥＴで構成すれば、高精度でかつ高周波特性に優れる
分岐、結合を行うことができると共に、より集積回路化
が容易となって該方向性結合器をより小型化できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す結合量可変型方向性結合
器の構成図である。

【図２】図１の一構成例を示す回路図である。

【図３】図２に示すデュアルゲートＦＥＴの特性図であ
る。

【図４】図２の伝達利得特性図である。

【図５】図２の伝達利得特性図である。

【符号の説明】

１ａ 第１の入力端子 １ｂ 第２の入力端子 ２ａ 第１の出力端子 ２ｂ 第２の出力端子 ２ｃ 第３の出力端子 １１ 第１の増幅素子 １１Ａ ＦＥＴ １２ 第２の増幅素子 １２Ａ ＦＥＴ ２１ 第１の可変利得増幅素子 ２１Ａ デュアルゲートＦＥＴ ２２ 第２の可変利得増幅素子 ２２Ａ デュアルゲートＦＥＴ Ｓ１ 第１の入力信号 Ｓ２ 第２の入力信号 Ｓ１１ａ 第１の出力信号 Ｓ１１ｂ 第２の出力信号 Ｓ１２ａ 第３の出力信号 Ｓ１２ｂ 第４の出力信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号を増幅して第１の出力信
   号を第１の出力端子へ出力すると共に該第１の出力信号
   に対して逆位相の第２の出力信号を出力する第１の増幅
   素子と、第２の入力信号を増幅して第３の出力信号を前
   記第１の出力端子へ出力すると共に該第３の出力信号に
   対して逆位相の第４の出力信号を出力する第２の増幅素
   子と、第１の制御信号により設定される利得に基づき前
   記第２の出力信号を増幅して第２の出力端子へ出力する
   第１の可変利得増幅素子と、前記第１の制御信号と同一
   または異なる第２の制御信号により設定される利得に基
   づき前記第４の出力信号を増幅して第３の出力端子へ出
   力する第２の可変利得増幅素子とを、備えたことを特徴
   とする結合量可変型方向性結合器。
2. 【請求項２】 請求項１記載の結合量可変型方向性結合
   器において、前記第１及び第２の増幅素子をＦＥＴで構
   成し、前記第１及び第２の可変利得増幅素子をデュアル
   ゲートＦＥＴで構成した結合量可変型方向性結合器。