JPH04212515A - 結合量可変型方向性結合器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信装置等において、
数Ｈｚからマイクロ波やミリ波等の分岐、合成を行う結
合量可変型方向性結合器に関するものである。

【０００２】

【従来の技術】従来、マイクロ波やミリ波等の高周波信
号を分岐、合成する方向性結合器は、マイクロストリッ
プラインや導波管を用いて構成された電気長結合部を備
え、該電気長結合部によって例えば二つの伝送路を結合
する構成になっている。この種の方向性結合器では、例
えば一つの伝送路から入力された入力信号を電気長結合
部で分岐し、該分岐した信号を該伝送路及び他の伝送路
へ分岐して出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、上記構
成の方向性結合器では、１／４波長を基本とした電気長
結合部を持つため、該方向性結合器の寸法が大きくなる
。その上、マイクロストリップラインや導波管を用いた
構成であるため、結合周波数帯域を余り大きくできない
ばかりか、結合量を大幅に可変できなかった。結合量を
大幅に可変するためには、可変アッテネータを外付けす
れば可能であるが、それによって方向性結合器全体の大
型化を招くという問題を生じる。また、数Ｈｚからミリ
波まで分岐、合成できる方向性結合器がなかった。

【０００４】本発明は前記従来技術が持っていた課題と
して、方向性結合器全体を大型化することなく結合量を
変えることが困難である点、及び結合周波数帯域が狭い
といった点について解決した結合量可変型方向性結合器
を提供するものである。

【０００５】

【課題を解決するための手段】本発明は前記課題を解決
するために、結合量可変型方向性結合器において、第１
の端子からの第１の入力信号と第６の出力信号とを加算
し、該加算結果を増幅して互いに位相反転した第１及び
第２の出力信号を出力する第１の加算増幅素子と、前記
第１の出力信号を増幅して第３の出力信号を第２の端子
へ出力すると共に該第３の出力信号に対して逆位相の第
４の出力信号を出力する増幅素子とを、備えている。さ
らに、第１の制御信号により設定される利得に基づき前
記第２の出力信号を増幅して第３の端子へ出力する第１
の可変利得増幅素子と、前記第３の出力信号または前記
第２の端子からの第２の入力信号と前記第４の出力信号
とを加算し、該加算結果を増幅して第５の出力信号を前
記第１の端子へ出力すると共に該第５の出力信号に対し
て逆位相の前記第６の出力信号を出力する第２の加算増
幅素子と、第２の制御信号により設定される利得に基づ
き前記第６の出力信号を増幅して第４の端子へ出力する
第２の可変利得増幅素子とを、設けたものである。

【０００６】前記第１，第２の加算増幅素子及び前記第
１，第２の可変利得増幅素子をデュアルゲートＦＥＴ（
電界効果トランジスタ）で構成し、前記増幅素子をＦＥ
Ｔで構成してもよい。

【０００７】

【作用】本発明によれば、以上のように結合量可変型方
向性結合器を構成したので、第１の入力信号が第１の端
子に入力されると、該第１の入力信号は、第１の加算増
幅素子で増幅され、第１と第２の出力信号に分岐される
。第１の出力信号は、増幅素子で増幅され、第３と第４
の出力信号に分岐され、該第３の出力信号が第２の端子
へ出力される。第２の出力信号は、第１の可変利得増幅
素子で増幅されて第３の端子へ出力される。この第３の
端子の出力信号は、第１の可変利得増幅素子において、
第１の制御信号で結合量を変えられる。

【０００８】第２の入力信号が第２の端子へ入力される
と、該第２の入力信号は第２の加算増幅素子で増幅され
、第５と第６の出力信号に分岐される。第５の出力信号
は、第１の入力端子へ出力される。さらに、第６の出力
信号は、第２の可変利得増幅素子で増幅された後、第４
の端子へ出力される。この第４の端子の出力信号は、第
２の可変利得増幅素子において、第２の制御信号で結合
量を変えられる。

【０００９】これにより、集積回路化による方向性結合
器全体の小型化が図れると共に、第１及び第２の制御信
号によって結合量が変えられる。さらに、広帯域に渡っ
て一定の結合量が得られる。

【００１０】前記第１，第２の加算増幅素子及び第１，
第２の可変利得増幅素子をデュアルゲートＦＥＴで構成
し、前記増幅素子をＦＥＴで構成した場合、集積回路化
がより容易となり、さらに高い精度で、安定した高周波
信号の分岐、合成が行える。従って、前記課題を解決で
きるのである。

【００１１】

【実施例】図１は、本発明の実施例を示す結合量可変型
方向性結合器の構成図である。

【００１２】この方向性結合器は、第１の入力信号号Ｓ
ｉ１の入力または第５の出力信号Ｓｏ４２の出力を行う
第１の端子と、第３の出力信号Ｓｏ２１の出力または第
２の入力信号Ｓｉ２の入力を行う第２の端子２と、出力
用の第３，第４の端子３，４とを、備えている。第１の
端子１は、第１の加算増幅素子１０に接続され、該第１
の加算増幅素子１０が、増幅素子２０を介して第２の端
子２に接続されると共に、第１の可変利得増幅素子３０
を介して第３の端子３に接続されている。さらに、増幅
素子２０及び第２の端子２は、第２の加算増幅素子４０
に接続され、該第２の加算増幅素子４０が、第１の端子
１及び第１の加算増幅素子１０に接続されると共に、第
２の可変利得増幅素子５０を介して第４の端子４に接続
されている。

【００１３】第１の加算増幅素子１０は、第１の入力信
号Ｓｉ１と第６の出力信号Ｓｏ４３とを加算する加算手
段１１と、該加算手段１１の出力を増幅係数−Ｋ１で増
幅して第１の出力信号Ｓｏ１２を増幅素子２０へ出力す
る増幅手段１２と、該加算手段１１の出力を増幅係数Ｋ
１で増幅して第２の出力信号Ｓｏ１３を第１の可変利得
増幅素子３０へ出力する増幅手段１３とで、構成されて
いる。第１の出力信号Ｓｏ１２と第２の出力信号Ｓｏ１
３とは、互いに位相反転した信号である。増幅素子２０
は、第１の出力信号Ｓｏ１２を増幅係数−Ｋ２で増幅し
て第３の出力信号Ｓｏ２１を第２の端子２及び第２の加
算増幅素子４０へ出力する増幅手段２１と、該第１の出
力信号Ｓｏ１２を増幅係数Ｋ２で増幅して第３の出力信
号Ｓｏ２１と逆位相の第４の出力信号Ｓｏ２２を第２の
加算増幅素子４０へ出力する増幅手段２２とで、構成さ
れている。

【００１４】第１の可変利得増幅素子３０は、第２の出
力信号Ｓｏ１３と第１の制御信号ＳＣ１とを乗算して結
合量を可変する乗算手段３１と、該乗算手段３１の出力
を増幅係数−Ｋ３で増幅して第３の端子へ出力する増幅
手段３２とで、構成されている。第２の加算増幅素子４
０は、第３の出力信号Ｓｏ２１または第２の入力信号Ｓ
ｉ２と第４の出力信号Ｓｏ２２とを加算する加算手段４
１と、該加算手段４１の出力を増幅係数−Ｋ４で増幅し
て第５の出力信号Ｓｏ４２を第１の端子１へ出力する増
幅手段４２と、該加算手段４１の出力を増幅係数Ｋ４で
増幅して第６の出力信号Ｓｏ４３を加算手段１１及び第
２の可変利得増幅素子５０へ出力する増幅手段４３とで
、構成されている。第５の出力信号Ｓｏ４２と第６の出
力信号Ｓｏ４３とは、互いに位相反転した信号である。 第２の可変利得増幅素子５０は、第６の出力信号Ｓｏ４
３と第２の制御信号ＳＣ２とを乗算して結合量を可変す
る乗算手段５１と、該乗算手段５１の出力を増幅係数−
Ｋ５で増幅して第４の端子４へ出力する増幅手段５２と
で、構成されている。

【００１５】次に、動作を説明する。

【００１６】第１の端子１に第１の入力信号Ｓｉ１が入
力されると、該第１の入力信号Ｓｉ１は、第１の加算増
幅素子１０内の加算手段１１で、第６の出力信号Ｓｏ４
３と加算される。加算手段１１の出力信号は、増幅手段
１２，１３によって分岐増幅され、該増幅手段１２，１
３より、互いに位相反転した第１，第２の出力信号Ｓｏ
１２，Ｓｏ１３がそれぞれ出力される。第１の出力信号
Ｓｏ１２は増幅素子２０へ送られると共に、第３の出力
信号Ｓｏ１３が第１の可変利得増幅素子３０へ送られる
。増幅素子２０において、入力された第１の出力信号Ｓ
ｏ１２は、増幅手段２１，２２によって分岐、増幅され
、該増幅手段２１，２２から、互いに位相反転した第３
、第４の出力信号Ｓｏ２１，Ｓｏ２２がそれぞれ出力さ
れる。第３の出力信号Ｓｏ２１は、第２の端子２へ出力
されると共に、第２の加算増幅素子４０内の加算手段４
１へ送られる。さらに、第４の出力信号Ｓｏ２２は、加
算手段４１へ送られる。

【００１７】第２の加算増幅素子４０において、加算手
段４１は、第３及び第４の出力信号Ｓｏ２１，Ｓｏ２２
を加算し、該加算結果を増幅手段４２，４３へ与える。 このとき、第３の出力信号Ｓｏ２１と第４の出力信号Ｓ
ｏ２２との絶対値が等しく、それらが互いに位相反転し
ていると、該加算手段４１には出力信号が現れない。そ
のため、増幅手段４２と４３から出力信号が出力されな
いので、該増幅手段４３の出力側に接続された第２の可
変利得増幅素子５０の出力側には、第１の端子１からの
信号が出力されないことになる。さらに、増幅手段４３
の出力側に接続された第１の加算増幅素子１０内の加算
手段１１にも、第１の端子１からの信号が加わらないこ
とになる。

【００１８】第１の加算増幅素子１０内の増幅手段１３
から出力される第２の出力信号Ｓｏ１３は、第１の可変
利得増幅素子３０へ供給される。第１の可変利得増幅素
子３０において、乗算手段３１は、第２の出力信号Ｓｏ
１３を第１の制御信号ＳＣ１と乗算して利得を変化させ
る。この乗算手段３１の出力は、増幅係数−Ｋ３を有す
る増幅手段３２で増幅され、第３の端子３へ出力される
。

【００１９】また、第２の入力信号Ｓｉ２が第２の端子
２に入力されると、該第２の入力信号Ｓｉ２は、第２の
加算増幅素子４０内の加算手段４１へ送られ、該加算手
段４１を介して増幅手段４２，４３へ供給される。この
第２の加算増幅素子４０は、第１の加算増幅素子１０と
同様の機能を有し、互いに位相反転した絶対値の等しい
第５及び第６の出力信号Ｓｏ４２，Ｓｏ４３を、増幅手
段４２，４３よりそれぞれ出力する。第５の出力信号Ｓ
ｏ４２は、第１の端子１へ出力される。さらに、第６の
出力信号Ｓｏ４３は、第１の加算増幅素子１０内の加算
手段１１及び第２の可変利得増幅素子５０へ供給される
。該加算手段１１では、出力信号を出力しない。これに
対して、第２の可変利得増幅素子５０では、第１の可変
利得増幅素子３０と同様に、第６の出力信号Ｓｏ４３が
乗算手段５１で第２の制御信号ＳＣ２と乗算され、増幅
係数−Ｋ５を有する増幅手段５２で増幅された後、第４
の端子４へ出力される。

【００２０】第３の端子３及び第４の端子４から加えた
信号は、第１，第２の可変利得増幅素子３０，５０の逆
方向の伝達利得が小さいので、互いの端子３，４に漏れ
込む大きさが、非常に小さくなる。

【００２１】以上のように、第１の端子１から入力した
第１の入力信号Ｓｉ１は、分岐されて第２の端子２と第
３の端子３へ出力され、第４の端子４には出力されない
。第２の端子２に入力された第２の入力信号Ｓｉ２は、
分岐されて第１の端子１と第４の端子４へ出力され、第
３の端子３には出力されない。第３及び第４の端子３，
４の出力信号は、第１及び第２の制御信号ＳＣ１，ＳＣ
２により結合量が可変できる。この第１と第２の制御信
号ＳＣ１，ＳＣ２は、同一の信号か、または異なる信号
で良い。さらに、第３の端子３と第４の端子４の間のア
イソレーション（絶縁強度）が大きいので、互いの端子
３，４へは信号が流出しない。

【００２２】このように、本実施例では、集積回路化の
可能なアクティブ素子で方向性結合器を構成しているの
で、該方向性結合器の小型化が可能となる。さらに、第
１及び第２の制御信号ＳＣ１，ＳＣ２で結合量を制御で
きるばかりか、広帯域に渡って一定の結合量が得られ、
逆方向伝送特性（方向性）も良好なものが得られる。

【００２３】図２は、図１に示す結合量可変型方向性結
合器の一構成例を示す回路図である。

【００２４】この方向性結合器では、図１における第１
，第２の加算増幅素子１０，４０及び第１，第２の可変
利得増幅素子３０，５０がデュアルゲートＦＥＴ１０Ａ
，４０Ａ，３０Ａ，５０Ａで構成され、さらに増幅素子
２０がＦＥＴ２０Ａで構成されている。これらのデュア
ルゲートＦＥＴ１０Ａ，３０Ａ，４０Ａ，５０Ａ及びＦ
ＥＴ２０Ａには、カップリング用のコンデンサ６１〜７
１と、利得制御あるいはバイアス用の抵抗８１〜１０１
が接続されている。

【００２５】即ち、第１の端子１は、コンデンサ６１を
介してデュアルゲートＦＥＴ１０ＡのゲートＧ１に接続
されると共に、抵抗８１を介してグランドに接続されて
いる。デュアルゲートＦＥＴ１０ＡのゲートＧ２は、抵
抗８２を介してグランドに接続されている。該ＦＥＴ１
０ＡのドレインＤは、抵抗８３を介して電源電圧＋ＶＤ
Ｄに接続されると共に、コンデンサ６２を介してＦＥＴ
２０ＡのゲートＧに接続されている。該ＦＥＴ１０Ａの
ソースＳは、抵抗８４を介してグランドに接続されると
共に、コンデンサ６３に接続されている。ＦＥＴ２０Ａ
は、ゲートＧが抵抗８５を介してグランドに接続されて
いる。ＦＥＴ２０ＡのドレインＤは、抵抗８６を介して
電源電圧＋ＶＤＤに接続されると共に、コンデンサ６４
を介して第２の端子２に接続されている。さらに、ＦＥ
Ｔ２０ＡのソースＳは、抵抗８７を介してグランドに接
続されると共に、コンデンサ６５に接続されている。

【００２６】デュアルゲートＦＥＴ３０ＡのゲートＧ１
，Ｇ２のうち、ゲートＧ１は、コンデンサ６３を介して
デュアルゲートＦＥＴ１０ＡのソースＳに接続されると
共に、抵抗８８を介してグランドに接続されている。 該ＦＥＴ３０ＡのゲートＧ２は、抵抗８９及び第１のゲ
ート電圧ＶＧ１からなる第１の制御信号ＳＣ１発生手段
に接続されている。該ＦＥＴ３０ＡのドレインＤは、抵
抗９０を介して電源電圧＋ＶＤＤに接続されると共に、
コンデンサ６６を介して第３の端子３に接続されている
。さらに、該ＦＥＴ３０ＡのソースＳは、抵抗９１を介
してグランドに接続されている。

【００２７】デュアルゲートＦＥＴ４０ＡのゲートＧ１
，Ｇ２のうち、ゲートＧ１は、コンデンサ６７を介して
第２の端子２に接続されると共に、抵抗９２を介してグ
ランドに接続されている。該ＦＥＴ４０ＡのゲートＧ２
は、抵抗９３を介してコンデンサ６５に接続されると共
に、抵抗９４を介してグランドに接続されている。該Ｆ
ＥＴ４０ＡのドレインＤは、抵抗９５を介して電源電圧
＋ＶＤＤに接続されると共に、コンデンサ６８及び抵抗
９６を介して第１の端子１に接続されている。該ＦＥＴ
４０ＡのソースＳは、コンデンサ６９を介してデュアル
ゲートＦＥＴ１０ＡのゲートＧ２に接続されると共に、
抵抗９７を介してグランドに接続され、さらにコンデン
サ７０を介してデュアルゲートＦＥＴ５０ＡのゲートＧ
１に接続されている。

【００２８】デュアルゲートＦＥＴ５０ＡのゲートＧ１
は、抵抗９８を介してグランドにも接続されている。該
ＦＥＴ５０ＡのゲートＧ２は、抵抗９９及び第２のゲー
ト電圧ＶＧ２からなる第２の制御信号ＳＣ２発生手段に
接続されている。第２のゲート電圧ＶＧ２は、第１のゲ
ート電圧ＶＧ１と同一か、または異なる電圧である。該
ＦＥＴ５０ＡのドレインＤは、抵抗１００を介して電源
電圧＋ＶＤＤに接続されると共に、コンデンサ７１を介
して第４の端子４に接続されている。さらに、該ＦＥＴ
５０ＡのソースＳは、抵抗１０１を介してグランドに接
続されている。

【００２９】以上のように構成される方向性結合器の動
作を、図３，図４及び図５を参照しつつ説明する。

【００３０】なお、図３は、図２に示すデュアルゲート
ＦＥＴ３０Ａ，５０Ａの第２のゲートバイアスを可変し
たときの第１のゲートＧ１からの利得特性を示す特性図
であり、横軸にゲート電圧ＶＧ（＝ＶＧ１，ＶＧ２）、
縦軸に利得がとられている。図４は、デュアルゲートＦ
ＥＴ３０Ａ，５０Ａの各第２のゲートバイアス電圧をパ
ラメータにした周波数に対する結合利得を示す図２の伝
達特性図である。Ｓ３１は第１の端子１から第３の端子
３への伝達特性、Ｓ４２は第２の端子２から第４の端子
４への伝達特性である。図５は、横軸に周波数、縦軸に
方向性及び挿入損をとった図２の伝送利得特性図である
。Ｓ１２は第２の端子２から第１の端子１、Ｓ２１は第
１の端子１から第２端子２への伝送利得、Ｓ４３は第３
の端子３から４の端子４、Ｓ３４は第４の端子４から第
３の端子３への伝送利得である。

【００３１】デュアルゲートＦＥＴは、一般に、入力信
号レベルが小さい場合、二つのゲートに入力される信号
に対して加算増幅器として動作する。さらに、該デュア
ルゲートＦＥＴは、二つのゲートのうち、一方または両
方の入力信号レベルが大きくなると、図３に示すように
、乗算作用があり、一方の入力信号に直流電圧をかけて
おくと、利得が変えられる。従って、デュアルゲートＦ
ＥＴ１０Ａと４０Ａは、加算増幅器として動作させ、デ
ュアルゲートＦＥＴ３０Ａと５０Ａは、可変利得増幅器
として動作させる。

【００３２】図２のデュアルゲートＦＥＴ１０Ａにおい
て、ドレインＤとソースＳにそれぞれ接続された負荷を
適当に選定すると、該ドレインＤ及びソースＳに対する
利得を調整でき、該ドレインＤ及びソースＳの出力を互
いに位相反転できる。そのため、デュアルゲートＦＥＴ
１０ＡのドレインＤからの出力は、ＦＥＴ２０Ａのゲー
トＧに入力されて増幅される。ＦＥＴ２０Ａのドレイン
ＤとソースＳからの出力信号に対する利得は、該ＦＥＴ
２０Ａに接続されたデュアルゲートＦＥＴ４０Ａの第１
のゲートＧ１と第２のゲートＧ２において、互いに絶対
値が等しく、かつ位相が１８０度異なるように負荷イン
ピーダンスを調整する。

【００３３】そのため、第１の端子１から入力した第１
の入力信号Ｓｉ１は、デュアルゲートＦＥＴ４０Ａのド
レインＤ及びソースＳに現れずに、第２の端子２へ出力
されると共に、デュアルゲート３０Ａの第１のゲートＧ
１へ出力される。デュアルゲート３０Ａにおいて、第１
のゲート電圧ＶＧ１によって第２のゲートバイアスを制
御することにより、第１のゲートＧ１に入力した信号に
対し、可変利得作用があるので、該ドレインＤに接続さ
れた第３の端子３を、第１の端子１からのもう一方の出
力とすると、可変結合作用があることになる。

【００３４】また、第２の端子２からの第２の入力信号
Ｓｉ２は、デュアルゲートＦＥＴ４０Ａの第１のゲート
Ｇ１とＦＥＴ２０ＡのドレインＤに加えられる。ＦＥＴ
２０ＡのドレインＤに加えられた信号のゲートに対する
利得は、逆方向であるので、無視できる大きさとなる。 そのため、デュアルゲートＦＥＴ４０Ａの第１のゲート
Ｇ１に入力された第２の入力信号Ｓｉ２は、該ＦＥＴ４
０Ａで増幅され、そのドレインＤから第１の端子１へ出
力される。デュアルゲートＦＥＴ４０ＡのソースＳから
出力される第２の入力信号Ｓｉ２のもう一方の出力信号
は、デュアルゲートＦＥＴ５０Ａの第１のゲートＧ１に
加えられ、第２のゲート電圧ＶＧ２によって該ＦＥＴ５
０Ａで利得制御され、ドレインＤを通じて第４の端子４
へ出力される。

【００３５】第４の端子４から第５の端子５、及びその
逆方向の伝送特性は、デュアルゲートＦＥＴ３０Ａ，５
０Ａの逆方向特性となるので、大きな減衰量が期待でき
る。この図２の方向性結合器の特性図が図４及び図５に
示されている。この図から明らかなように、従来の導波
管やマイクロストリップラインで構成される方向性結合
器よりも、非常に広い周波数帯域を確保でき、さらに結
合量が第１，第２のゲート電圧ＶＧ１，ＶＧ２で可変で
きる利点がある。しかも、ＦＥＴ１０Ａ，２０Ａ，３０
Ａ，４０Ａ，５０Ａを用いて方向性結合器を構成してい
るので、集積回路化が容易であり、さらに精度が高く、
安定した高周波信号の分岐、合成を行うことができる。

【００３６】なお、本発明は図示の実施例に限定されず
、種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。

【００３７】（１）図２において、各デュアルゲートＦ
ＥＴ１０Ａ，３０Ａ，４０Ａ，５０Ａは、それぞれ二つ
のＦＥＴを用いて構成してもよい。さらに、ＦＥＴ１０
Ａ，２０Ａ，３０Ａ，４０Ａ，５０Ａを、バイポーラト
ランジスタ等の他のトランジスタで構成してもよい。

【００３８】（２）図２において、第１及び第２のゲー
ト電圧ＶＧ１，ＶＧ２は、図１の第１及び第２の制御信
号ＳＣ１，ＳＣ２のように、外部から供給する構成にし
てもよい。

【００３９】（３）図１の第１，第２の加算増幅手段１
０，４０、増幅素子２０、及び第１，第２の可変利得増
幅素子３０，５０は、図２に示す回路以外の回路で構成
してもよい。

【００４０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１の端子から入力した入力信号を第１の加算増
幅素子で分岐して第２の端子へ出力すると共に、第１の
可変利得増幅素子を介して第３の端子へ出力し、第２の
端子に入力した第２の入力信号を第２の加算増幅素子へ
分岐して第１の端子へ出力すると共に、第２の可変利得
増幅素子を介して第４の端子へ出力するようにしている
。そのため、集積回路化の可能なアクティブ素子で方向
性結合器を構成でき、それによって該方向性結合器の小
型化が可能になると共に、第１，第２の制御信号で結合
量を制御することができる。さらに、広帯域に渡って一
定の結合量が得られ、しかも逆方向伝送特性（方向性）
の良好な信号の分岐、合成が可能となる。

【００４１】第１，第２の加算増幅素子及び第１，第２
の可変利得増幅素子をデュアルゲートＦＥＴで構成し、
増幅素子をＦＥＴで構成した場合、集積回路化がより容
易となり、さらに精度が高く、かつ安定した分岐、合成
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例を示す結合量可変型方向性結合
器の構成図である。

【図２】図１の一構成例を示す回路図である。

【図３】図２のデュアルゲートＦＥＴの特性図である。

【図４】図２の伝送特性図である。

【図５】図２の伝送利得特性図である。

【符号の説明】

１　　第１の端子 ２　　第２の端子 ３　　第３の端子 ４　　第４の端子 １０　　第１の加算増幅素子 １０Ａ　　デュアルゲートＦＥＴ ２０　　増幅素子 ２０Ａ　　ＦＥＴ ３０　　第１の可変利得増幅素子 ３０　　デュアルゲートＦＥＴ ４０　　第２の加算増幅素子 ４０Ａ　　デュアルゲートＦＥＴ ５０　　第２の可変利得増幅素子 ５０Ａ　　デュアルゲートＦＥＴ ＳＣ１　　第１の制御信号 ＳＣ２　　第２の制御信号 Ｓｉ１　　第１の入力信号 Ｓｉ２　　第２の入力信号 Ｓｏ１２　　第１の出力信号 Ｓｏ１３　　第２の出力信号 Ｓｏ２１　　第３の信号 Ｓｏ２２　　第４の出力信号 Ｓｏ４２　　第５の出力信号 Ｓｏ４３　　第６の出力信号 ＶＧ１　　第１のゲート電圧 ＶＧ２　　第２のゲート電圧

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１の端子からの第１の入力信号と第
   ６の出力信号とを加算し、該加算結果を増幅して互いに
   位相反転した第１及び第２の出力信号を出力する第１の
   加算増幅素子と、前記第１の出力信号を増幅して第３の
   出力信号を第２の端子へ出力すると共に該第３の出力信
   号に対して逆位相の第４の出力信号を出力する増幅素子
   と、第１の制御信号により設定される利得に基づき前記
   第２の出力信号を増幅して第３の端子へ出力する第１の
   可変利得増幅素子と、前記第３の出力信号または前記第
   ２の端子からの第２の入力信号と前記第４の出力信号と
   を加算し、該加算結果を増幅して第５の出力信号を前記
   第１の端子へ出力すると共に該第５の出力信号に対して
   逆位相の前記第６の出力信号を出力する第２の加算増幅
   素子と、第２の制御信号により設定される利得に基づき
   前記第６の出力信号を増幅して第４の端子へ出力する第
   ２の可変利得増幅素子とを、備えたことを特徴とする結
   合量可変型方向性結合器。
2. 【請求項２】　　請求項１記載の結合量可変型方向性結
   合器において、前記第１，第２の加算増幅素子及び前記
   第１，第２の可変利得増幅素子をデュアルゲートＦＥＴ
   で構成し、前記増幅素子をＦＥＴで構成した結合量可変
   型方向性結合器。