JPH0691051B2 - 半導体素子の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の製造方法に関し、特にシリコン素
子やガリウム砒素素子におけるジョセフソン接合素子等
の比較的低い温度の環境で製造される半導体素子の製造
方法に関する。

〔従来の技術〕

従来、ジョセフソン論理装置やジョセフソン記憶装置に
使用されるジョセフソン接合素子などの半導体素子は、
シリコン等の基板上に超伝導体金属と絶縁体とを順次形
成して製造されていた。

例えば、1980年３月発行の「アイ・ビー・エム・ジャー
ナル、オブ・リサーチ・アンド・ディベロップメント」
（IBM Journal of Research and Development）第24
巻，第２号196頁などに記載されているように、従来の
ジョセフソン接合素子は、超伝導体の断線を防ぐととも
に層間絶縁を保つために上へ積層される膜程、その膜厚
を厚く形成して製造されていた。

一方、最近では、昭和61年度電子通信学会総合全国大会
予稿２〜88頁に記載されているように、配線のインダク
タンスを低下させ回路の高速化を図る目的でエッチバッ
ク法を用いた基板表面素子の平担化が行なわれている。

上述のエッチバック法による平担化について、第３図
（ａ）〜（ｅ）の工程順に示した半導体素子の断面図を
参照して説明する。

第３図（ａ）に示すように、先ず基板11上に回路パター
ン12,13が所望の形状で形成される。

次に、第３図（ｂ）に示すように、回路パターン12,13
を互いに絶縁するためそのパターンの上に絶縁膜17が形
成される。この時、絶縁膜17の表面は回路パターン12,1
3の凹凸を写した凹凸形状となっている。

次に、第３図（ｃ）に示すように、この絶縁膜17の上に
基板表面を均一化させる手段としてのホトレジスト膜
（平担化膜）18を塗布する。この時、ホトレジスト膜18
の表面の凹凸はホトレジストの膜厚に依存して減少す
る。

次に、第３図（ｄ）に示すように、ホトレジスト膜18を
200℃前後の高温でベークすることにより溶融させ、ホ
トレジスト膜18の表面張力と粘性とによりホトレジスト
膜18の表面を平担にする。

更に、第３図（ｅ）に示すように、ドライエッチング加
工によりホトレジスト膜18と絶縁膜17の凸部とを除去
し、素子表面を一応平担化する。

尚、このような従来の素子表面の平担化手法は、第３図
（ａ）における回路パターン12,13を反転したパターン
のマスクを用いて絶縁体17を加工し、絶縁体17の溝部に
回路パターンを埋込む場合にも使用できることも示され
ている。

〔発明が解決しようとする問題点〕

上述したようにに、素子表面の平担化を行なわない従来
の素子は、上部の配線のインダクタンスＬが必要以上に
大きくなり、ジョセフソン接合素子等の動作速度の高速
化には制約となっていた。即ち、記憶装置等に用いられ
るジョセフソン接合素子において、駆動電流Ｉの立上り
時間τは、ギャップ電圧をVgとした時ほぼτ＝LI/Vgと
なる。従って、従来の平坦化を行わない素子は、Ｌを小
さくできないため、記憶装置等の動作の高速化が困難で
あった。

また、エッチバック法を用いて素子の平坦化を行う従来
の素子は、上層の絶縁膜の膜厚がパターン段差を除いた
量だけ薄くなるため、上層の配線のインダクタンスを低
下させ且つ高速化を図れる。しかしながら、ホトレジス
ト膜等を用いたエッチバック法による素子の平坦化は回
路パターンの寸法、回路パターンの密度に依存して、回
路パターンの中央部とこのパターンの端部とでのレジス
ト膜厚に差が生じたり、回路パターン群の中央のパター
ン上と回路パターン群の端のパターン上とでのレジスト
膜厚に差が生じるという問題があった。即ち、回路パタ
ーンの幅もしくは回路パターン群の幅が0.1mm以上にな
ると前記パターン密度によるホトレジスト等の平坦化物
質の膜厚に変化が生じていた。従って、用いる平坦化物
質によっては、パターンの溝部においてパターン境界近
辺と溝の中央部でもレジスト膜厚が異なるという問題が
あった。

また、第４図は、従来の半導体素子の製造における回路
パターンの上にレジスト等の平坦化膜を塗布溶融して表
面を平坦にした時のパターン密度と平坦化膜の膜厚の変
化の一例を示した特性図である。このパターン密度によ
る膜厚の変化の仕方は、平坦化膜の材質によって異な
る。しかしながら、実験によれば20％前後以下の密度の
パターンに対して膜厚はほぼ一定のtpとなる。一方、パ
ターン密度が大きな場合に対しても、80％前後以上の密
度のパターンに対して、膜厚はほぼ一定のtp＋to（toは
パターンの段差）となる。従って、パターン密度が30％
〜70％の回路に対しては膜厚がtpからtp＋toの間で大き
く変化するため膜厚を一意的に規定することは困難であ
った。このため、第３図（ｅ）に示すようにエッチバッ
クして表面の平坦化を行った時、完全な平坦化を行えず
且つ基板上の巨視的領域毎に、また0.1mm以上のパター
ン幅を有するパターンに対してレジスト膜厚の変動に起
因する回路パターンに断差が生ずるという問題があっ
た。

本発明の目的は、回路パターン密度に依存することな
く、素子表面の平坦化を行い、素子の高集積化と高速化
を図った半導体素子の製造方法を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体素子の製造方法は、基板上に所望の形状
の回路パターンを形成する工程と、前記回路パターンの
ない基板上の領域に前記回路パターンの厚さと同程度の
厚さを有し，回路の動作に関与しない付加パターンを形
成する工程と、前記回路パターンと前記付加パターンと
を互いに絶縁する絶縁膜を前記基板上に形成する工程
と、前記絶縁膜上に表面を均一化させる平坦化膜を塗布
し加熱処理により溶融して焼成する工程と、前記絶縁膜
および前記平坦化膜をほぼ等しいエッチング速度でエッ
チングし前記平坦化膜を除去し、引き続き同一のエッチ
ング条件で前記回路パターンの上部表面が露出する時点
までエッチングを行い、前記回路パターンの上部表面と
前記絶縁膜およよび付加パターンの主表面がほぼ同一の
面となるように平坦化する工程とを含んで構成される。

要するに、本発明の半導体素子の製造方法は、回路パタ
ーンがない領域に回路パターンと同一の段差を有する付
加パターンを形成し、基板全体に渡って回路パターンの
密度を高め微視的にも巨視的にもほぼ同一の密度とする
ことにある。すなわち、パターン密度を巨視的に一定に
することにより、第４図に示したパターン密度の変化に
よる平坦化膜の膜厚の不均一性を除くことができる。こ
の平坦化膜の膜厚が基板全体に渡って一様であれば、エ
ッチバック法により表面からエッチングし回路パターン
の上部表面が出た時点でエッチングを終了した時、素子
表面は基板全体に渡って平坦になる。また、回路パター
ンの上部表面が基板全面に渡って一様に露出し、ほぼ回
路パターンと同じ程度の膜厚を有する付加パターンで回
路パターンの埋込みが行なわれている。

〔実施例〕

以下、本発明の実施例について図面を参照して説明す
る。

第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ための工程順に示した半導体素子の断面図である。

先ず、第１図（ａ）に示すように、所望の処理が行なわ
れた基板１上に金属膜等から成る回路パターン2,3を形
成する。例えば、回路パターン2,3にニオブ膜を用いる
場合は、高真空に排気された成膜装置においてアルゴン
ガスを圧力１バスカル，成膜速度120nm/分の条件の下に
２分30秒間高周波スパツタ成膜することにより、膜厚30
0nmの膜が形成される。次にホトレジスト膜を用いた通
常のリソグラフィにより所望の形状の回路パターンを転
写し、しかる後ドライエッチング装置を用いてニオブ膜
をエッチングすることにより回路パターン2,3をニオブ
膜に転写する。尚、このドライエッチングは、四弗化炭
素（CF₄）ガスを用い、圧力10パスカル，エッチング速
度100nm/分の条件の下に３分間エッチングすることによ
り、ニオブ膜の加工が完了する。

次に、第１図（ｂ）に示すように、回路パターン2,3が
ない基板１上の領域に付加パターン4,5および６を形成
する。この付加パターン4,5および６を形成のための膜
としては、例えば、安定性においては二酸化シリコン膜
より劣るが、むしろ蒸着しやすい一酸化シリコン膜を用
い、その加工にリフトオフ法を使用する。このリフトオ
フ法を使用する場合、通常のリノグラフィ工程により先
ずホトレジスト膜に付加パターン4,5および６の形状が
転写され、次に高真空蒸着装置のバッフル型るつぼを用
いた蒸着源から前記一酸化シリコンを昇華し、付加パタ
ーン4,5および６を試料上に形成する。続いて、アセト
ン中で超音波を当てながらホトレジスト膜と共にホトレ
ジスト膜上の前記一酸化シリコン膜を除去し、付加パタ
ーン4,5および６を形成する。この付加パターン4,5およ
び６の膜厚は回路パターン2,3の膜厚と同一と同一とす
る。即ち、回路パターン2,3の主表面と付加パターン4,5
および６の主表面とが同一の高さになる様に、付加パタ
ーンの膜厚4,5および６を設定する。

次に、第１図（ｃ）に示すように、絶縁膜７をパターン
上に成長させるため二酸化シリコン膜をスパッタ法によ
り成長させる。この絶縁膜７は、高真空スパッタ装置に
おいてアルゴンガス圧力0.2パスカル，成膜速度32nm/分
の条件の下に10分間成長させることにより、膜厚350nm
の二酸化シリコン膜を得ることができる。この時、絶縁
膜７の表面は回路パターン2,3と付加パターン4,5および
６の凹凸に対応して300nmの凹凸が形成される。続い
て、この絶縁膜７の上に平坦化膜８としてホトレジスト
の有機膜を回転数6000回／分でスピン塗布する。このス
ピン塗布された平坦化膜８はその粘性と表面張力とによ
り、平坦化膜８の表面の凹凸は低減する。この時、溝の
底の角部９に有機膜が塗布されない領域を多少生ずる場
合もあるが、平担化にあたっては特に問題にはならな
い。

次に、第１図（ｄ）に示すように、半導体素子を窒素雰
囲気中において、有機膜からなる平担膜８が溶融する温
度たとえば200℃で60分間ベーキング処理する。このベ
ーキング処理により溶剤等は蒸発等で除かれ、平担化膜
８が溶融し、溶融時の平担化膜の粘性と表面張力のバラ
ンスにより、平担化膜８の表面がほぼ完全に均一に平坦
化されて凝結する。これは下部のパターン密度を基板全
体に渡って一定値以上（ここでは80％以上）に合せたこ
とによる。即ち、先に述べた巨視的な有機膜からなる平
担化膜８の膜厚の変化は、パターン密度80％の条件によ
り除去される。なお、溝の底角における前記の有機膜の
角部９（末塗布部分）も、この平担化膜８の溶融により
除かれる。

最後に、第１図（ｅ）に示すように、平担化膜８のエッ
チング速度と絶縁膜７のエッチング速度が等しい条件、
例えば、四弗化炭素（CF₄）ガス圧力３パスカル，エッ
チング速度40nm/分の条件でプラズマエッチングを行
い、回路パターン２、３の上部表面が現れた時点でエッ
チングを完了させる。この時、回路パターン2,3と同様
に付加パターン4,5および６の表面も現われる。即ち、
基板全体に渡って回路パターン2,3の表面出しと、ほぼ
完全な平担化とが実現される。

第２図は本発明における基板上のパターンの配置例を示
す平面図である。第２図のＡ−Ａ′線による断面は第１
図において示すとおりである。

第２図に示すように、回路パターン2,3と付加パターン
4,5および６が基板全面面に配置され、両パターンを合
せたパターン密度が高くなっている。この付加パターン
4,5および６の境界を可能な限り回路パターン2,3の境界
に近づけることにより、パターン密度を容易に所望値、
たとえば80％以上にすることができる。更に、第２図か
らも判るように、パターン密度は巨視的領域に対しても
80％以上に設定することができる。

このように、パターン密度が基板全体に渡って80％以上
となっているため、上述した第１図（ａ）〜（ｅ）の平
坦化工程を実現でき、完全な平坦化を行うことができ
る。

以上、本発明の一実施例について説明したが、本発明に
おいて多層にする場合は必要により層間絶縁層や他の回
路パターンを第１図（ｅ）に示す状態の基板上に順次形
成し多層基板とすることができる。例えば、層間絶縁層
として二酸化シリコン膜を基板全面に一様に200nm成膜
し、引続き工程順に示した第１図（ａ）〜（ｅ）の処理
を繰返すことにより多層に渡って所望の回路パターンを
形成することができる。すなわち、この場合は第１図
（ａ）の基板１として説明したものを第１図（ｅ）に示
す回路パターンを形成済みの基板と置き換えたにすぎ
ず、同様に平坦化が実現できることは言うまでもない。

また、本発明の工程に層間コンクタトを設ける等の他の
工程を挿入した平坦化方法も本発明に含まれることは言
うまでもない。

更に、本発明における付加パターンと回路パターンに同
一物質の材料を用いる場合は、回路パターンと付加パタ
ーンを一度に形成できるため製造工程が簡略化される。
尚、この場合は、金属膜等からなる付加パターンが素子
の動作に影響しないことが必要条件である。

〔発明の効果〕

以上説明したように、本発明の半導体素子の製造方法に
よれば、回路パターンがない部分を付加パターンで埋込
み，基板全面に渡って微視的にも巨視的にもパターン密
度を或る一定値以上にすることにより、平坦化膜として
の有機膜等の持つパターン密度による膜厚の変動を除き
基板全面に渡ってほぼ完全な平坦化が行なわれる。

従って、第一の効果は回路パターンに依存する段差が除
かれるため、平坦化された回路パターン上に形成する絶
縁膜を薄くすることができる点である。これは平坦化さ
れた回路パターン上に形成される配線のインダクタンス
の低下を図ることにより、駆動回路の負荷の軽減や駆動
電流の立上り時間を速くし、これにより回路の高速化が
可能になる。

また、第二の効果は回路パターンの表面が各層において
平坦化されているため、その上に積層するパターンの加
工精度が高まり素子の高集積化を図ることができる点で
ある。すなわち、下部パターンの凹凸によって上側のパ
ターンのリソグラフィと加工の工程上とで生ずるパター
ン幅の変動を除くことができるため、パターン幅、パタ
ーン間隔とも小さくすることができるからである。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体素子の断面図、第２図は本発
明における基板上のパターンの配置例を示す平面図、第
３図（ａ）〜（ｅ）は従来の一例を説明するための工程
順に示した半導体素子の断面図、第４図は従来の基板上
のパターン平坦化における有機膜の膜厚とパターン密度
との関係を説明するための特性図である。 １……基板、2,3……回路パターン、４〜６……付加パ
ターン、７……絶縁膜、８……平担化膜（有機膜）、９
……角部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上に所望の形状の回路パターンを形成
   する工程と、前記回路パターンのない基板上の領域に前
   記回路パターンの厚さと同程度の厚さを有し、回路の動
   作に関与しない付加パターンを形成する工程と、前記回
   路パターンと前記付加パターンとを互に絶縁する絶縁膜
   を前記基板上に形成する工程と、前記絶縁膜上に表面を
   均一化させる平坦化膜を塗布し加熱処理により溶融して
   焼成し表面を平坦にする工程と、前記絶縁膜および前記
   平坦化膜をほぼ等しいエッチング速度でエッチングし前
   記平坦化膜を除去し、引き続き前記回路パターンの上部
   表面が露出する時点までエッチングを行い、前記回路パ
   ターンの上部表面と前記絶縁膜および前記付加パターン
   の主表面がほぼ同一の面となるように平坦化する工程を
   含むことを特徴とする半導体素子の製造方法。