JPH0685254A - 薄膜トランジスタマトリックス及びその製造方法 - Google Patents
薄膜トランジスタマトリックス及びその製造方法Info
- Publication number
- JPH0685254A JPH0685254A JP23623292A JP23623292A JPH0685254A JP H0685254 A JPH0685254 A JP H0685254A JP 23623292 A JP23623292 A JP 23623292A JP 23623292 A JP23623292 A JP 23623292A JP H0685254 A JPH0685254 A JP H0685254A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- gate
- drain
- thin film
- drain bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜トランジスタマトリックス及びその製造
方法に関し，ゲートバスライン端部及びドレインバスラ
イン端部を外部回路へ信頼性よく接続できる端部の構造
及びその形成方法を目的とする。 【構成】 透明絶縁性基板１上にゲート電極2a，ゲート
絶縁膜３，動作半導体膜４，ソース・ドレイン電極７,
８が順に積層され，ゲートバスライン2a, 2bとドレイン
バスライン９は絶縁膜３を介して交差する薄膜トランジ
スタマトリックスであって, ゲートバスライン2a, 2b端
部とドレインバスライン９端部は透明絶縁性基板１上に
同一の積層構成を有する薄膜トランジスタマトリックス
により構成する。また，ドレインバスライン９端部にゲ
ートバスラインと同じ構成のドレインバスライン端部コ
ンタクト層2c, 2dを付加し，ゲートバスライン2a, 2b端
部にドレインバスラインと同じ構成のゲートバスライン
端部コンタクト層9aを付加するように構成する。
方法に関し，ゲートバスライン端部及びドレインバスラ
イン端部を外部回路へ信頼性よく接続できる端部の構造
及びその形成方法を目的とする。 【構成】 透明絶縁性基板１上にゲート電極2a，ゲート
絶縁膜３，動作半導体膜４，ソース・ドレイン電極７,
８が順に積層され，ゲートバスライン2a, 2bとドレイン
バスライン９は絶縁膜３を介して交差する薄膜トランジ
スタマトリックスであって, ゲートバスライン2a, 2b端
部とドレインバスライン９端部は透明絶縁性基板１上に
同一の積層構成を有する薄膜トランジスタマトリックス
により構成する。また，ドレインバスライン９端部にゲ
ートバスラインと同じ構成のドレインバスライン端部コ
ンタクト層2c, 2dを付加し，ゲートバスライン2a, 2b端
部にドレインバスラインと同じ構成のゲートバスライン
端部コンタクト層9aを付加するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（以
下，ＴＦＴと称する）マトリックス及びその製造方法に
関する。
下，ＴＦＴと称する）マトリックス及びその製造方法に
関する。
【０００２】近年，アクティブマトリックス駆動方式の
液晶表示パネルが広く使用されるようになった。アクテ
ィブマトリックスとして薄膜トランジスタマトリックス
が使用されている。
液晶表示パネルが広く使用されるようになった。アクテ
ィブマトリックスとして薄膜トランジスタマトリックス
が使用されている。
【０００３】液晶表示パネルの大型化，高精細化に伴
い，薄膜トランジスタマトリックスのゲートバスライン
端部及びドレインバスライン端部を外部回路に接続する
方法として，ＴＡＢ(Tape-Automated Bonding)やＣＯＧ
(Chip On Glass)等の接続技術が採用されるようになっ
てきている。
い，薄膜トランジスタマトリックスのゲートバスライン
端部及びドレインバスライン端部を外部回路に接続する
方法として，ＴＡＢ(Tape-Automated Bonding)やＣＯＧ
(Chip On Glass)等の接続技術が採用されるようになっ
てきている。
【０００４】
【従来の技術】図３(a) 〜(d) はＴＦＴとそれに接続す
るバスラインの平面図と断面図であり，(a) は平面図，
(b) はＡ−Ａ断面図，(c) はＢ−Ｂ断面図，(d) はＣ−
Ｃ断面を示す。図中，１はガラス基板，2aはゲート電極
であってゲートバスライン，2bはゲートバスライン, ３
はゲート絶縁膜，４は動作半導体膜，５はチャネル保護
膜，６はコンタクト層，７はソース電極，８はドレイン
電極，９はドレインバスライン，10は画素電極，11は保
護膜を表す。
るバスラインの平面図と断面図であり，(a) は平面図，
(b) はＡ−Ａ断面図，(c) はＢ−Ｂ断面図，(d) はＣ−
Ｃ断面を示す。図中，１はガラス基板，2aはゲート電極
であってゲートバスライン，2bはゲートバスライン, ３
はゲート絶縁膜，４は動作半導体膜，５はチャネル保護
膜，６はコンタクト層，７はソース電極，８はドレイン
電極，９はドレインバスライン，10は画素電極，11は保
護膜を表す。
【０００５】Ａ−Ａ断面図はＴＦＴとドレインバスライ
ンを含む断面図であり，Ｂ−Ｂ断面図はゲートバスライ
ン端部の断面図であり，Ｃ−Ｃ断面図はドレインバスラ
イン端部の断面図である。ドレインバスライン及びゲー
トバスラインを外部回路に接続する時は，ドレインバス
ライン端部及びゲートバスライン端部の保護膜11及びゲ
ート絶縁膜３を除去してドレインバスライン端部及びゲ
ートバスライン端部を露出させ，例えばＴＡＢにより外
部回路に接続する。
ンを含む断面図であり，Ｂ−Ｂ断面図はゲートバスライ
ン端部の断面図であり，Ｃ−Ｃ断面図はドレインバスラ
イン端部の断面図である。ドレインバスライン及びゲー
トバスラインを外部回路に接続する時は，ドレインバス
ライン端部及びゲートバスライン端部の保護膜11及びゲ
ート絶縁膜３を除去してドレインバスライン端部及びゲ
ートバスライン端部を露出させ，例えばＴＡＢにより外
部回路に接続する。
【０００６】図４(a) 〜(d) はこのようなＴＦＴマトリ
ックスの形成工程を示す断面図である。以下，これらの
図を参照しながらＴＦＴの形成工程の概略を説明する。 図４(a) 参照 ガラス基板１にＴｉ膜を堆積し，それをパターニングし
てゲート電極2aとゲートバスラインを形成する。次に,
Ａｌ膜を堆積し，それをパターニングしてゲート電極2a
に接続するゲートバスライン2b（図示せず）を形成す
る。
ックスの形成工程を示す断面図である。以下，これらの
図を参照しながらＴＦＴの形成工程の概略を説明する。 図４(a) 参照 ガラス基板１にＴｉ膜を堆積し，それをパターニングし
てゲート電極2aとゲートバスラインを形成する。次に,
Ａｌ膜を堆積し，それをパターニングしてゲート電極2a
に接続するゲートバスライン2b（図示せず）を形成す
る。
【０００７】全面にゲート絶縁膜となるＳｉＮ膜３，動
作半導体膜となるａ−Ｓｉ膜４，チャネル保護膜となる
ＳｉＮ膜５を例えばプラズマＣＶＤ法により順に成膜す
る。 図４(b) 参照 ゲート電極2a直上のチャネル保護膜５を残すようにパタ
ーニングする。次いで，全面にコンタクト層となるｎ+
型ａ−Ｓｉ膜６，ソース・ドレイン電極となるＴｉ膜を
連続成膜する。
作半導体膜となるａ−Ｓｉ膜４，チャネル保護膜となる
ＳｉＮ膜５を例えばプラズマＣＶＤ法により順に成膜す
る。 図４(b) 参照 ゲート電極2a直上のチャネル保護膜５を残すようにパタ
ーニングする。次いで，全面にコンタクト層となるｎ+
型ａ−Ｓｉ膜６，ソース・ドレイン電極となるＴｉ膜を
連続成膜する。
【０００８】図４(c) 参照 マスクを用いてＴｉ膜，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ
膜４をエッチングし，ソース電極７及びドレイン電極８
を形成し，素子分離を行う。ドレイン電極８側では，Ｔ
ｉ膜，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４は次に形成さ
れるドレインバスラインに沿って展延している。
膜４をエッチングし，ソース電極７及びドレイン電極８
を形成し，素子分離を行う。ドレイン電極８側では，Ｔ
ｉ膜，ｎ+ 型ａ−Ｓｉ膜６，ａ−Ｓｉ膜４は次に形成さ
れるドレインバスラインに沿って展延している。
【０００９】図４(d) 参照 全面にＡｌ膜を堆積し，それをパターニングしてドレイ
ン電極８に接続するドレインバスライン９を形成する。
次いで，画素電極材のＩＴＯを成膜し，それをパターニ
ングしてソース電極７に接続する画素電極10を形成す
る。その後，全面に保護膜としてＳｉＮ膜11を形成す
る。
ン電極８に接続するドレインバスライン９を形成する。
次いで，画素電極材のＩＴＯを成膜し，それをパターニ
ングしてソース電極７に接続する画素電極10を形成す
る。その後，全面に保護膜としてＳｉＮ膜11を形成す
る。
【００１０】その後，ドレインバスライン９及びゲート
バスライン2bを外部回路に接続するため，ドレインバス
ライン９端部のＳｉＮ膜11を除去して窓開けし，ドレイ
ンバスライン９端部を露出させ，同時に，ゲートバスラ
イン2b端部の保護膜のＳｉＮ膜11及びゲート絶縁膜のＳ
ｉＮ膜３を除去して窓開けし，ゲートバスライン2b端部
を露出させる。
バスライン2bを外部回路に接続するため，ドレインバス
ライン９端部のＳｉＮ膜11を除去して窓開けし，ドレイ
ンバスライン９端部を露出させ，同時に，ゲートバスラ
イン2b端部の保護膜のＳｉＮ膜11及びゲート絶縁膜のＳ
ｉＮ膜３を除去して窓開けし，ゲートバスライン2b端部
を露出させる。
【００１１】次いで，例えばＴＡＢにより，ドレインバ
スライン９端部及びゲートバスライン2b端部を外部回路
に接続する。
スライン９端部及びゲートバスライン2b端部を外部回路
に接続する。
【００１２】
【発明が解決しようとする課題】ところで，ドレインバ
スライン９端部とゲートバスライン2b端部では，通常，
層構成が異なり，さらに，ドレインバスライン９端部と
ゲートバスライン2b端部の表面高さも異なるため，ＴＡ
Ｂ圧着の条件が異なり，ドレインバスライン９端部とゲ
ートバスライン2b端部で密着状態に差を生じる。従っ
て，密着における安定性に欠け，信頼性に問題を生じ
る。
スライン９端部とゲートバスライン2b端部では，通常，
層構成が異なり，さらに，ドレインバスライン９端部と
ゲートバスライン2b端部の表面高さも異なるため，ＴＡ
Ｂ圧着の条件が異なり，ドレインバスライン９端部とゲ
ートバスライン2b端部で密着状態に差を生じる。従っ
て，密着における安定性に欠け，信頼性に問題を生じ
る。
【００１３】これを避けるため，ドレインバスライン９
端部の接続とゲートバスライン2b端部の接続では，各々
それに適した条件でもってＴＡＢを行うことになるが，
圧着の条件設定が煩わしく，問題となっている。
端部の接続とゲートバスライン2b端部の接続では，各々
それに適した条件でもってＴＡＢを行うことになるが，
圧着の条件設定が煩わしく，問題となっている。
【００１４】本発明は上記の問題に鑑み，ドレインバス
ライン９端部とゲートバスライン2b端部を同一条件でＴ
ＡＢ接続できるような，ＴＦＴマトリックスの構造及び
製造方法を提供するものである。
ライン９端部とゲートバスライン2b端部を同一条件でＴ
ＡＢ接続できるような，ＴＦＴマトリックスの構造及び
製造方法を提供するものである。
【００１５】
【課題を解決するための手段】図１(a) 〜(h) は実施例
を示す平面図と断面図（その１）であり，図２(i) 〜
(o) は実施例を示す平面図と断面図（その２）である。
を示す平面図と断面図（その１）であり，図２(i) 〜
(o) は実施例を示す平面図と断面図（その２）である。
【００１６】上記課題は，透明絶縁性基板１上に形成さ
れ，マトリックス状に配置された薄膜トランジスタと，
該薄膜トランジスタのゲート電極2aに接続するゲートバ
スライン2a, 2bと, ドレイン電極８に接続するドレイン
バスライン９を有し, 該薄膜トランジスタは透明絶縁性
基板１上にゲート電極2a，ゲート絶縁膜３，動作半導体
膜４，ソース・ドレイン電極７, ８が順に積層され，該
ゲートバスライン2a,2bと該ドレインバスライン９は絶
縁膜３を介して交差する薄膜トランジスタマトリックス
であって, 該ゲートバスライン2a, 2b端部と該ドレイン
バスライン９端部は該透明絶縁性基板１上に同一の積層
構成を有する薄膜トランジスタマトリックスによって解
決される。
れ，マトリックス状に配置された薄膜トランジスタと，
該薄膜トランジスタのゲート電極2aに接続するゲートバ
スライン2a, 2bと, ドレイン電極８に接続するドレイン
バスライン９を有し, 該薄膜トランジスタは透明絶縁性
基板１上にゲート電極2a，ゲート絶縁膜３，動作半導体
膜４，ソース・ドレイン電極７, ８が順に積層され，該
ゲートバスライン2a,2bと該ドレインバスライン９は絶
縁膜３を介して交差する薄膜トランジスタマトリックス
であって, 該ゲートバスライン2a, 2b端部と該ドレイン
バスライン９端部は該透明絶縁性基板１上に同一の積層
構成を有する薄膜トランジスタマトリックスによって解
決される。
【００１７】また，透明絶縁性基板１上に形成され，マ
トリックス状に配置された薄膜トランジスタと，該薄膜
トランジスタのゲート電極2aに接続するゲートバスライ
ン2a, 2bと, ドレイン電極８に接続するドレインバスラ
イン９を有し, 該薄膜トランジスタは透明絶縁性基板１
上にゲート電極2a，ゲート絶縁膜３，動作半導体膜４，
ソース・ドレイン電極７, ８が順に積層され，該ゲート
バスライン2a, 2bと該ドレインバスライン９は絶縁膜３
を介して交差する薄膜トランジスタマトリックスの製造
において，透明絶縁性基板１上にゲートバスライン形成
用導電膜を堆積した後，それをエッチングしてゲートバ
スライン2a, 2bを形成すると同時に，将来形成するドレ
インバスラインの端部領域に該ゲートバスライン形成用
導電膜を残してドレインバスライン端部コンタクト層2
c, 2dを形成する工程と，全面にゲート絶縁膜３を形成
する工程と, 該ゲート絶縁膜３を部分的に除去して該ゲ
ートバスライン2a, 2b端部及び該ドレインバスライン端
部コンタクト層2c, 2dを露出した後，全面にドレインバ
スライン形成用導電膜を堆積し，該ドレインバスライン
形成用導電膜をエッチングしてドレインバスライン９を
形成すると同時に該ゲートバスライン2a, 2b端部に該ド
レインバスライン形成用導電膜を残してゲートバスライ
ン端部コンタクト層9aを形成する工程を有する薄膜トラ
ンジスタマトリックスの製造方法によって解決される。
トリックス状に配置された薄膜トランジスタと，該薄膜
トランジスタのゲート電極2aに接続するゲートバスライ
ン2a, 2bと, ドレイン電極８に接続するドレインバスラ
イン９を有し, 該薄膜トランジスタは透明絶縁性基板１
上にゲート電極2a，ゲート絶縁膜３，動作半導体膜４，
ソース・ドレイン電極７, ８が順に積層され，該ゲート
バスライン2a, 2bと該ドレインバスライン９は絶縁膜３
を介して交差する薄膜トランジスタマトリックスの製造
において，透明絶縁性基板１上にゲートバスライン形成
用導電膜を堆積した後，それをエッチングしてゲートバ
スライン2a, 2bを形成すると同時に，将来形成するドレ
インバスラインの端部領域に該ゲートバスライン形成用
導電膜を残してドレインバスライン端部コンタクト層2
c, 2dを形成する工程と，全面にゲート絶縁膜３を形成
する工程と, 該ゲート絶縁膜３を部分的に除去して該ゲ
ートバスライン2a, 2b端部及び該ドレインバスライン端
部コンタクト層2c, 2dを露出した後，全面にドレインバ
スライン形成用導電膜を堆積し，該ドレインバスライン
形成用導電膜をエッチングしてドレインバスライン９を
形成すると同時に該ゲートバスライン2a, 2b端部に該ド
レインバスライン形成用導電膜を残してゲートバスライ
ン端部コンタクト層9aを形成する工程を有する薄膜トラ
ンジスタマトリックスの製造方法によって解決される。
【００１８】
【作用】本発明では，ゲートバスライン2a, 2b端部とド
レインバスライン９端部は透明絶縁性基板１上に同一の
積層構成を有するのであるから，材料の構成も表面高さ
も同一となり，ゲートバスライン2a, 2b端部及びドレイ
ンバスライン９端部を外部回路に例えばＴＡＢにより接
続する時，同一条件で信頼性よく接続することができ
る。
レインバスライン９端部は透明絶縁性基板１上に同一の
積層構成を有するのであるから，材料の構成も表面高さ
も同一となり，ゲートバスライン2a, 2b端部及びドレイ
ンバスライン９端部を外部回路に例えばＴＡＢにより接
続する時，同一条件で信頼性よく接続することができ
る。
【００１９】また，ドレインバスライン９端部にゲート
バスラインと同じ構成のドレインバスライン端部コンタ
クト層2c, 2dを付加し，ゲートバスライン2a, 2b端部に
ドレインバスラインと同じ構成のゲートバスライン端部
コンタクト層9aを付加するようにすれば，ゲートバスラ
イン2a, 2b端部とドレインバスライン９端部が透明絶縁
性基板１上に同一の積層構成を有するようにすることが
できる。
バスラインと同じ構成のドレインバスライン端部コンタ
クト層2c, 2dを付加し，ゲートバスライン2a, 2b端部に
ドレインバスラインと同じ構成のゲートバスライン端部
コンタクト層9aを付加するようにすれば，ゲートバスラ
イン2a, 2b端部とドレインバスライン９端部が透明絶縁
性基板１上に同一の積層構成を有するようにすることが
できる。
【００２０】
【実施例】図１(a) 〜(h) は実施例を示す平面図と断面
図（その１），図２(i) 〜(o) は実施例を示す平面図と
断面図（その２）であり，(a), (e), (i) は平面図,
(b),(f), (j), (m)はＡ−Ａ断面図でＴＦＴとドレイン
バスラインを含む領域の断面図，(c), (g), (k), (n)は
Ｂ−Ｂ断面図でゲートバスライン端部の断面図，(d),
(h), (l), (o)はＣ−Ｃ断面図でドレインバスライン端
部の断面図である。
図（その１），図２(i) 〜(o) は実施例を示す平面図と
断面図（その２）であり，(a), (e), (i) は平面図,
(b),(f), (j), (m)はＡ−Ａ断面図でＴＦＴとドレイン
バスラインを含む領域の断面図，(c), (g), (k), (n)は
Ｂ−Ｂ断面図でゲートバスライン端部の断面図，(d),
(h), (l), (o)はＣ−Ｃ断面図でドレインバスライン端
部の断面図である。
【００２１】以下，これらの図を参照しながら，実施例
について説明する。 図１(a) 〜(d) 参照 ガラス基板１に厚さが例えば８０nmのＴｉ膜を堆積し，
レジストマスク（図示せず）を用いてそれをエッチング
し，ゲート電極2a，ゲートバスラインの下地，及び将来
形成するドレインバスラインの端部領域にドレインバス
ライン端部コンタクト層2cを形成する。
について説明する。 図１(a) 〜(d) 参照 ガラス基板１に厚さが例えば８０nmのＴｉ膜を堆積し，
レジストマスク（図示せず）を用いてそれをエッチング
し，ゲート電極2a，ゲートバスラインの下地，及び将来
形成するドレインバスラインの端部領域にドレインバス
ライン端部コンタクト層2cを形成する。
【００２２】次に，全面に厚さが例えば８０nmのＡｌ膜
を堆積し，レジストマスク（図示せず）を用いてそれを
エッチングし，ゲート電極2aに接続するゲートバスライ
ン2b及びドレインバスラインの端部コンタクト層2cの上
にドレインバスライン端部コンタクト層2dを形成する。
を堆積し，レジストマスク（図示せず）を用いてそれを
エッチングし，ゲート電極2aに接続するゲートバスライ
ン2b及びドレインバスラインの端部コンタクト層2cの上
にドレインバスライン端部コンタクト層2dを形成する。
【００２３】図１(e) 〜(h) 参照 次いで，プラズマＣＶＤ法により，全面にゲート絶縁膜
３として厚さが例えば300nmのＳｉＮ膜，動作半導体膜
４として厚さが例えば25nmのａ−Ｓｉ膜，チャネル保護
膜５として厚さが例えば 140nmのＳｉＮ膜を連続成膜す
る。
３として厚さが例えば300nmのＳｉＮ膜，動作半導体膜
４として厚さが例えば25nmのａ−Ｓｉ膜，チャネル保護
膜５として厚さが例えば 140nmのＳｉＮ膜を連続成膜す
る。
【００２４】レジストマスク（図示せず）を用いてＳｉ
Ｎ膜５をエッチングし，チャネル保護膜５となるＳｉＮ
膜５をゲート電極2a上に残した後，全面に例えばプラズ
マＣＶＤ法によりコンタクト層６として例えばＰ（燐）
をドープした厚さが例えば５０nmのｎ+ 型ａ−Ｓｉ膜を
堆積し，続いて例えば真空蒸着法によりソース・ドレイ
ン電極となる厚さが例えば 100nmのＴｉ膜を形成する。
Ｎ膜５をエッチングし，チャネル保護膜５となるＳｉＮ
膜５をゲート電極2a上に残した後，全面に例えばプラズ
マＣＶＤ法によりコンタクト層６として例えばＰ（燐）
をドープした厚さが例えば５０nmのｎ+ 型ａ−Ｓｉ膜を
堆積し，続いて例えば真空蒸着法によりソース・ドレイ
ン電極となる厚さが例えば 100nmのＴｉ膜を形成する。
【００２５】レジストマスク（図示せず）を用いてＴｉ
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし，
素子分離を行いソース電極７，ドレイン電極８を形成す
る。この時，ドレイン電極８側では，次に形成するドレ
インバスラインに沿ってＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ
−Ｓｉ膜４を残すが, ドレインバスラインの端部コンタ
クト層2c，2d上ではＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓ
ｉ膜４を除去する。
膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓｉ膜４をエッチングし，
素子分離を行いソース電極７，ドレイン電極８を形成す
る。この時，ドレイン電極８側では，次に形成するドレ
インバスラインに沿ってＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ
−Ｓｉ膜４を残すが, ドレインバスラインの端部コンタ
クト層2c，2d上ではＴｉ膜，ｎ+ 型ａ−Ｓｉ膜，ａ−Ｓ
ｉ膜４を除去する。
【００２６】全面に透明画素電極となるＩＴＯを成膜
し，それをパターニングしてソース電極７に接続する画
素電極10を形成する。 図２(i) 〜(l) 参照 レジストマスク（図示せず）を用いてドレインバスライ
ン端部コンタクト層2c，2dのゲート絶縁膜３及びゲート
バスライン2b端部のゲート絶縁膜３をエッチングして，
ドレインバスライン端部コンタクト層2d及びゲートバス
ライン2b端部を露出させる。全面に厚さが例えば 500nm
のＡｌ膜を堆積し，レジストマスク（図示せず）を用い
てそれをエッチングし，ドレイン電極８及びドレインバ
スライン端部コンタクト層2c, 2dに接続するドレインバ
スライン９及びゲートバスライン2a, 2b端部に接続する
ゲートバスライン端部コンタクト層9aを形成する。
し，それをパターニングしてソース電極７に接続する画
素電極10を形成する。 図２(i) 〜(l) 参照 レジストマスク（図示せず）を用いてドレインバスライ
ン端部コンタクト層2c，2dのゲート絶縁膜３及びゲート
バスライン2b端部のゲート絶縁膜３をエッチングして，
ドレインバスライン端部コンタクト層2d及びゲートバス
ライン2b端部を露出させる。全面に厚さが例えば 500nm
のＡｌ膜を堆積し，レジストマスク（図示せず）を用い
てそれをエッチングし，ドレイン電極８及びドレインバ
スライン端部コンタクト層2c, 2dに接続するドレインバ
スライン９及びゲートバスライン2a, 2b端部に接続する
ゲートバスライン端部コンタクト層9aを形成する。
【００２７】図２(m) 〜(o) 参照 全面に保護膜11としてＳｉＮ膜を成膜した後，ドレイン
バスライン端部及びゲートバスライン端部に窓開けす
る。窓開けされたドレインバスライン端部及びゲートバ
スライン端部では，ガラス基板１上の導電膜の積層構成
は同一であり，表面高さも等しくなる。
バスライン端部及びゲートバスライン端部に窓開けす
る。窓開けされたドレインバスライン端部及びゲートバ
スライン端部では，ガラス基板１上の導電膜の積層構成
は同一であり，表面高さも等しくなる。
【００２８】この後，例えばＴＡＢにより，ドレインバ
スライン端部及びゲートバスライン端部を外部回路に接
続する。この接続は同一のＴＡＢ条件で行われ，安定し
た密着状態が得られる。
スライン端部及びゲートバスライン端部を外部回路に接
続する。この接続は同一のＴＡＢ条件で行われ，安定し
た密着状態が得られる。
【００２９】
【発明の効果】以上説明したように，本発明によれば，
ゲートバスライン端部とドレインバスライン端部の積層
構成を同一にし表面高さを等しくすることができる。し
たがって，そこに外部回路に接続する時，ＴＡＢ条件を
同一にして行うことができ，安定した密着状態を得るこ
とができる。
ゲートバスライン端部とドレインバスライン端部の積層
構成を同一にし表面高さを等しくすることができる。し
たがって，そこに外部回路に接続する時，ＴＡＢ条件を
同一にして行うことができ，安定した密着状態を得るこ
とができる。
【００３０】本発明は，ＴＦＴマトリックスの高信頼化
に寄与するものであり，ＴＦＴマトリックス駆動の液晶
表示パネルの表示品質の向上に寄与するものである。
に寄与するものであり，ＴＦＴマトリックス駆動の液晶
表示パネルの表示品質の向上に寄与するものである。
【図１】(a) 〜(h) は実施例を示す平面図と断面図（そ
の１）である。
の１）である。
【図２】(i) 〜(o) は実施例を示す平面図と断面図（そ
の２）である。
の２）である。
【図３】(a) 〜(d) はＴＦＴとそれに接続するバスライ
ンの平面図と断面図である。
ンの平面図と断面図である。
【図４】(a) 〜(d) はＴＦＴマトリックスの形成工程を
示す断面図である。
示す断面図である。
１は透明絶縁性基板であってガラス基板 2aはゲート電極であってゲートバスライン 2bはゲートバスライン 2c, 2dはドレインバスライン端部コンタクト層 ３はゲート絶縁膜であってＳｉＮ ４は動作半導体膜であってａ−Ｓｉ ５はチャネル保護膜であってＳｉＮ ６はコンタクト層であってｎ+ 型ａ−Ｓｉ ７はソース電極 ８はドレイン電極 ９はドレインバスライン 9aはゲートバスライン端部コンタクト層 10は画素電極であってＩＴＯ 11は保護膜であってＳｉＮ
Claims (2)
- 【請求項１】 透明絶縁性基板(1) 上に形成され，マト
リックス状に配置された薄膜トランジスタと，該薄膜ト
ランジスタのゲート電極(2a)に接続するゲートバスライ
ン(2a, 2b)と, ドレイン電極(8) に接続するドレインバ
スライン(9)を有し, 該薄膜トランジスタは透明絶縁性
基板(1) 上にゲート電極(2a)，ゲート絶縁膜(3) ，動作
半導体膜(4), ソース・ドレイン電極(7, 8)が順に積層
され，該ゲートバスライン(2a, 2b)と該ドレインバスラ
イン(9) は絶縁膜(3) を介して交差する薄膜トランジス
タマトリックスであって, 該ゲートバスライン(2a, 2b)端部と該ドレインバスライ
ン(9) 端部は該透明絶縁性基板(1) 上に同一の積層構成
を有することを特徴とする薄膜トランジスタマトリック
ス。 - 【請求項２】 透明絶縁性基板(1) 上に形成され，マト
リックス状に配置された薄膜トランジスタと，該薄膜ト
ランジスタのゲート電極(2a)に接続するゲートバスライ
ン(2a, 2b)と, ドレイン電極(8) に接続するドレインバ
スライン(9)を有し, 該薄膜トランジスタは透明絶縁性
基板(1) 上にゲート電極(2a)，ゲート絶縁膜(3) ，動作
半導体膜(4), ソース・ドレイン電極(7, 8)が順に積層
され，該ゲートバスライン(2a, 2b)と該ドレインバスラ
イン(9) は絶縁膜(3) を介して交差する薄膜トランジス
タマトリックスの製造において， 透明絶縁性基板(1) 上にゲートバスライン形成用導電膜
を堆積した後，それをエッチングしてゲートバスライン
(2a, 2b)を形成すると同時に，将来形成するドレインバ
スラインの端部領域に該ゲートバスライン形成用導電膜
を残してドレインバスライン端部コンタクト層(2c, 2d)
を形成する工程と， 全面にゲート絶縁膜(3) を形成する工程と, 該ゲート絶縁膜(3) を部分的に除去して該ゲートバスラ
イン(2a, 2b)端部及び該ドレインバスライン端部コンタ
クト層(2c, 2d)を露出した後，全面にドレインバスライ
ン形成用導電膜を堆積し，該ドレインバスライン形成用
導電膜をエッチングしてドレインバスライン(9) を形成
すると同時に該ゲートバスライン(2a,2b) 端部に該ドレ
インバスライン形成用導電膜を残してゲートバスライン
端部コンタクト層(9a)を形成する工程を有することを特
徴とする薄膜トランジスタマトリックスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23623292A JPH0685254A (ja) | 1992-09-04 | 1992-09-04 | 薄膜トランジスタマトリックス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23623292A JPH0685254A (ja) | 1992-09-04 | 1992-09-04 | 薄膜トランジスタマトリックス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685254A true JPH0685254A (ja) | 1994-03-25 |
Family
ID=16997751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23623292A Pending JPH0685254A (ja) | 1992-09-04 | 1992-09-04 | 薄膜トランジスタマトリックス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041033A1 (fr) * | 1998-12-28 | 2000-07-13 | Fujitsu Limited | Substrat de dispositif a cristaux liquides et son procede de fabrication |
-
1992
- 1992-09-04 JP JP23623292A patent/JPH0685254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041033A1 (fr) * | 1998-12-28 | 2000-07-13 | Fujitsu Limited | Substrat de dispositif a cristaux liquides et son procede de fabrication |
| US6480255B2 (en) | 1998-12-28 | 2002-11-12 | Fujitsu Limited | Substrate of LCD device having external terminals covered with protective film and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828433A (en) | Liquid crystal display device and a method of manufacturing the same | |
| US5045485A (en) | Method for producing amorphous silicon thin film transistor array substrate | |
| JP3420135B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH01123475A (ja) | 液晶表示装置 | |
| JPH1062818A (ja) | 液晶表示装置の製造方法 | |
| JPH0580650B2 (ja) | ||
| JPH06160902A (ja) | 液晶表示装置 | |
| JP2820738B2 (ja) | 液晶表示装置用の薄膜トランジスタとクロスオーバ構体およびその製造法 | |
| JP2659976B2 (ja) | 薄膜トランジスタとその製造方法 | |
| JP2001272698A (ja) | 液晶表示装置の製造方法 | |
| JPH06102528A (ja) | 薄膜トランジスタマトリックスの製造方法 | |
| JPH03249735A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62286271A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JPH0685254A (ja) | 薄膜トランジスタマトリックス及びその製造方法 | |
| JPH06160905A (ja) | 液晶表示装置およびその製造方法 | |
| JP2003156764A (ja) | 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 | |
| JPH06130415A (ja) | Ｔｆｔマトリクスの製造方法 | |
| JP3941246B2 (ja) | 半導体装置の製造方法 | |
| JPH0568708B2 (ja) | ||
| JP2881868B2 (ja) | 薄膜トランジスタ液晶ディスプレイの製造方法 | |
| US8421939B2 (en) | Display control substrate, manufacturing method thereof, liquid crystal display panel, electronic information device | |
| JPH1195255A (ja) | 液晶表示装置のアレイ基板、およびこれを備えた液晶表示装置 | |
| JPH05265039A (ja) | 液晶表示装置 | |
| JP3377003B2 (ja) | アクティブ素子アレイ基板の製造方法 | |
| JPH08262491A (ja) | 液晶表示素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010515 |