JPH0684112A - 負荷ショート検出回路 - Google Patents

Abstract

(57)【要約】 【目的】ハードディスクのＲ／ＷＩＣの負荷ショート検
出回路において、従来では入力周波数範囲が負荷インダ
クタンスＬＨの値で制限されていた。この負荷インダク
タンスＬＨの値に依存せず、状態検出を可能とする検出
回路を提供すること。 【構成】トランジスタＱ１〜Ｑ４と定電流源とインダク
タンスＬＨと抵抗ＲＨとから成るＨブリッジ型のＬ負荷
駆動回路を設け、Ｘ端子にベースを接続し、コレクタは
ＶＣＣに接続され、エミッタは抵抗Ｒ１の片側に接続さ
れているトランジスタＱ５を設け、抵抗Ｒ１のもう片側
に接続されている定電流源１０を設け、Ｙ端子にベース
を接続し、コレクタはＶＣＣに接続され、エミッタは抵
抗Ｒ２の片側に接続されたトランジスタＱ６を設け、抵
抗Ｒ２のもう片側に接続されている定電流源１１を備
え、抵抗Ｒ１と定電流源１０の交点を＋側，抵抗Ｒ２と
定電流源１１の交点を−側入力とする比較回路２を設
け、この出力を片側の入力、もう片側の入力を入力端子
１とするイクスクルーシブＯＲゲート１４を設け、その
出力を出力端子１３と接続した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は負荷ショート検出回路に
関し、特にハードディスク装置のリードライトＩＣのＬ
負荷ショート検出回路に関する。

【０００２】

【従来の技術】従来のショート検出回路を、図４に示
す。図４において、従来のショート検出回路は、入力端
子２，３，７，８をベースに接続したＮＰＮトランジス
タＱ１〜Ｑ４を備え、トランジスタＱ１，Ｑ３のコレク
タはＶＣＣ端子１に接続され、トランジスタＱ１のエミ
ッタとトランジスタＱ２のコレクトに接続し、トランジ
スタＱ３のエミッタをトランジスタＱ４のコレクタに接
続し、トランジスタＱ２とトランジスタＱ４のエミッタ
を共通とし、トランジスタＱ２，Ｑ４のエミッタの共通
接続点に定電流源９を接続し、トランジスタＱ１，Ｑ３
のエミッタを各々Ｘ端子４，Ｙ端子６としたＨブリッジ
型のＬ負荷駆動回路において、Ｘ端子４の電圧が一定値
以上になるとクランプを掛けるクランプ回路１８に接続
し、その出力を、ＮＰＮトランジスタＱ５のベースに接
続しそのコレクタをＶＣＣ端子に接続し、ＮＰＮトラン
ジスタＱ５のエミッタをコンデンサＣ１を介して接地
し、エミッタとコンデンサＣ１との接続点に定電流源１
６を接続し、ＮＰＮトランジスタＱ５のエミッタとコン
デンサＣ１と定電流源１６の接続点に比較回路１２の反
転入力端子を接続し、基準電圧（ＶＲＦＥ）１７を比較
回路１２の非反転入力端子に接続し、比較回路１２の出
力を出力端子１３に接続した構成となっていた。

【０００３】

【発明が解決しようとする課題】次に、図４，図５，図
６を用いて、従来技術の回路動作について説明する。図
５は従来回路の正常負荷時の各部の波形を示すタイミン
グ図、図６は従来回路の負荷ショート時各部の波形を示
すタイミング図である。

【０００４】図４，図５において、先ず正常負荷時の動
作は、入力端子２，３，７，８に入力信号が入ってくる
ときは、コンデンサＣ１の電圧はＬ（論理的にロー）で
あり、コンデンサＣ１の電圧ＶＣ１と基準電圧ＶＲＥＦ
との関係は、ＶＣ１＜ＶＲＥＦとなっており、比較回路
１２の出力はＬレベルとなっており、従って出力端子１
３もＬとなっている。

【０００５】次にｔ１では、入力端子２，入力端子８
は、Ｈ（論理的にハイ）となる為、ＮＰＮトランジスタ
Ｑ１，Ｑ４がＯＮし、各々ＩＣ１，ＩＣ４が流れる。Ｉ
Ｃ１とＩＣ４の関係は、ＩＣ１＝ＩＣ４＝Ｉ０（Ｉ０定
電流源９の電流値）となる。

【０００６】次にｔ２では、入力端子７，入力端子３は
Ｈレベルとなる為、トランジスタＱ２，Ｑ３がＯＮし、
各々コレクタ電流ＩＣ２，ＩＣ３が流れる。ＩＣ２とＩ
Ｃ３の関係は、ＩＣ２＝ＩＣ３＝Ｉ０となる。従って、
負荷インダクタンスＬＨに流れる電流Ｉｗは図５のよう
になる。

【０００７】時間ｔ０において、Ｉｗなる電流が負荷イ
ンダクタンスＬＨに流れると、Ｘ端子４には、図５のＶ
ＸのＶＨの様な逆起電圧が発生する。

【０００８】このＶＨの値は次式で示される。

【０００９】

【００１０】前記（１）式で、ＲＨ＝１０Ω，ＬＨ＝５
μＨ，Ｉｗ′＝１ｍＡ，ｔ＝１ｎＳとすると、ＶＨ＝
５．０Ｖである。このＶＨがクランプ回路１８に入力さ
れる。この回路は、設定電圧ＶＣＬ以上の電圧はクラン
プする回路であり、その出力波形は図５のクランプ回路
１８の出力波形の様になる。クランプ回路１８の出力は
ＮＰＮトランジスタＱ５のベースに印加される為、ｔ１
においては、コンデンサＣ１の電圧ＶＣ１はＶＣＬ′と
なる。

【００１１】 ＶＣＬ′＝ＶＣＬ−ＶＢＥＱ５ …（２） （ＶＢＥＱ５：ＮＰＮトランジスタＱ５のベースエミッ
タ間順方向電圧降下）尚、ＶＢＥＱ５は一定の為、コン
デンサＣ１に印加される電圧ＶＣ１の変化分はＶＣＬ′
となる。

【００１２】ＶＨが下がり始め、ＶＨ＜ＶＣＬとなる
と、ＶＣ１＞ＶＣＬとなり、ＮＰＮトランジスタＱ５は
ＯＦＦする。又、ＶＣ１は定電流源１６が接続されてお
り、次の（３）式に示される時間で下降していく。

【００１３】

【００１４】ここで、前記（３）式の最初の符号を以下
タウ（Τ）と書く。

【００１５】時間ｔ１において、ＶＣＬにより比較回路
１２はＶＣ１＞ＶＲＥＦとなる為、比較回路１２の出力
はＬとなり、出力端子１３の電圧もＬとなる。入力端子
２，３，７，８に入力信号が入って来た時点で、出力端
子１３の出力電圧がＨからＬになる事で、Ｘ端子４，Ｙ
端子６に接続される負荷の状態が正常であると判断す
る。

【００１６】次に図４，図６を用いて、負荷ショート時
の動作について説明する。ｔ１では、入力端子２，入力
端子８はＨとなる為、ＮＰＮトランジスタＱ１，Ｑ４が
ＯＮし、ＩＣ１が流れるので負荷に流れる電流（以下Ｉ
ｗ）は流れるが、負荷ショートの為逆起電圧は発生しな
い。

【００１７】次にｔ２では、入力端子７，入力端子３が
Ｈとなり、ＮＰＮトランジスタＱ２，Ｑ３がＯＮし、Ｉ
Ｃ３が流れＩｗも流れるが、負荷ショートの為、負荷イ
ンダクタンスＬＨによる逆起電圧は発生しない。よっ
て、負荷ショート時には電流Ｉｗは流れるが、負荷イン
ダクタンスＬＨ，負荷抵抗ＲＨによる逆起電圧は発生し
なくなる。

【００１８】従って、ＮＰＮトランジスタＱ５のベース
電圧はＬのままであり、コンデンサＣ１にも電圧は印加
されず、ＶＣ１＜ＶＲＥＦの状態のままであり、比較回
路１２の出力はＨのままとなる。従って、時間ｔ１で入
力端子２，３，７，８に入力信号が入力されても、出力
端子１３の電圧もＬのままとなる事から、Ｘ端子４，Ｙ
端子６に接続された負荷はショートであると判断でき
る。

【００１９】次に、従来回路の問題点について説明す
る。負荷検出回路が正常に動く為には前記（３）式で示
されるタウ（Τ）と、入力端子２，３，７，８の入力信
号の周期Ｔは、タウ（Τ）＞Ｔとなっている必要があ
る。タウ（Τ）が小さいと、図５のｔ１〜ｔ３の間にＶ
ＣＬ′＜ＶＲＥＦとなり、比較回路１２の出力はＬとな
り、出力端子電圧１３の出力電圧もＬとなり、負荷ショ
ート時の出力と同じになってしまう。

【００２０】時間タウ（Τ）は前記（３）式より、Ｃ
１，ＶＲＥＦ，Ｉ１が一定値であるなら、ＶＣＬ′によ
り左右され、又ＶＣＬ′は前記（２）式より、ＶＣＬに
よって決定される。ＶＣＬは負荷インダクタンスＬＨに
発生する逆起電圧であり、前記（１）で示される。ここ
で、ＶＨはＲＨ，Ｉｗ′，ｔを一定とすると、ＬＨの値
で決定される。Ｘ端子４，Ｙ端子６に接続される負荷の
負荷インダクタンスＬＨを５μＨから１μＨの負荷に変
更すると、前記（１）式より、ＲＨ＝１０Ω，ＬＨ＝１
μＨ，Ｉｗ′＝１ｍＡ，ｔ＝１ｎＳとすると、ＶＨ＝
１．０Ｖとなる。クランプ回路１４のクランプ電圧ＶＬ
をＬＨ＝５μＨ時のＶＨに合わせて設定し、ＶＬ＝３．
０Ｖとすると、１μＨのＬＨの場合はクランプされな
い。従って、ＶＣＬ′＝ＶＨ−ＶＢＥＱ５となる。ＶＢ
ＥＱ５は一定である為、コンデンサＣ１に印加される電
圧の変化分はＶＣＬ′＝ＶＨ＝１．０Ｖとなる。

【００２１】以上より、ＬＨ＝５μＨ，ＬＨ＝１μＨの
時の（３）式で表わされるタウ（Τ）をＣ１＝１０ｐ
Ｆ，Ｉ１＝２０μＡ，ＶＲＥＦ＝０．５Ｖ，ＶＣＬ′＝
３．０Ｖとして、次式となる。

【００２２】タウ（Τ）（ＬＨ＝５μＡ）＝（１０ｐＦ
×（３Ｖ−０．５Ｖ））／２０μＡ＝１．２５μＳ タウ（Τ）（ＬＨ＝１μＡ）＝（１０ｐＦ×（１Ｖ−
０．５Ｖ））／２０μＡ＝０．２５μＳ 負荷検出回路を正常に動作させる為には、タウ（Τ）＞
Ｔとなる必要性から、ＬＨ＝５μＨでは入力端子２，
３，７，８に印加される信号の周波数ｆは、ｆ＞タウ
（Τ）（ＬＨ＝５μＨ）＝８００ＫＨｚ以上であれば良
い。これに対して、ＬＨ＝１μＨでは、ｆ＞タウ（Τ）
（１μＨ）＝４ＭＨｚ以上である必要がある。

【００２３】この様に、従来回路ではＬＨの値により入
力端子２，３，７，８に入力される信号の周波数範囲が
変化するという問題点があった。

【００２４】本発明の目的は、前記問題点が解決され、
入力信号の周波数範囲が変化しないようにした負荷ショ
ート検出回路をを提供することにある。

【００２５】

【課題を解決するための手段】本発明の負荷ショート検
出回路の構成は、第１乃至第４の入力端子とＸ端子とＹ
端子とを備えたＨブリッジ型の負荷駆動回路と、前記Ｘ
端子をベース入力とする第１のトランジスタと、前記Ｙ
端子をベース入力とする第２のトランジスタと、前記第
１のトランジスタと第１の抵抗と第１の定電流源とが直
列接続され、第２のトランジスタと第２の抵抗と第２の
定電流源とが直列接続され、前記第１の抵抗と前記第１
の定電流源との共通接続点を一方の入力となし、かつ前
記第２の抵抗と前記第２の定電流源との共通接続点を他
方の入力となした比較回路と、前記第１の入力端子の入
力と前記比較回路の出力とを入力とする論理ゲートとを
備えたことを特徴とする。

【００２６】

【実施例】図１は本発明の一実施例の負荷ショート検出
回路を示す回路図である。

【００２７】図１において、本実施例は、入力端子２，
３，７，８をそれぞれベース入力とするＮＰＮトランジ
スタＱ１，Ｑ２，Ｑ３，Ｑ４とＶＣＣ端子１と、Ｘ端子
４と、Ｙ端子６と、定電流源９とを有するＨブリッジ型
のＬ負荷駆動回路に加えて、ＮＰＮトランジスタＱ５，
Ｑ６と、抵抗Ｒ１，Ｒ２と、定電流源１０，１１と、比
較回路１２と、イクスクルーシブＯＲゲート１４と、出
力端子１３とを有する。定電流源９，１０，１１の定電
流値をそれぞれＩ０，Ｉ１，Ｉ２とする。トランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４のコレクタ電流をそれぞれＩＣ
Ｑ１，ＩＣＱ２，ＩＣＱ３，ＩＣＱ４とする。比較回路
１２の（＋）入力をＯＵＴＸ，（−）入力をＯＵＴＹと
する。

【００２８】即ち、本実施例は、各々のベースを入力端
子２，３，７，８とする第１〜第４のＮＰＮトランジス
タＱ１〜Ｑ４を備え、第１のトランジスタＱ１のコレク
タはＶＣＣ端子１に接続され前記第１のトランジスタＱ
１のエミッタを前記第２のＮＰＮトランジスタＱ２のコ
レクタへ接続し、前記第３のＮＰＮトランジスタＱ３の
コレクタはＶＣＣ端子１に接続され、第３のＮＰＮトラ
ンジスタＱ３のエミッタを第４のＮＰＮトランジスタＱ
４のコレクタに接続し、第２と第４のＮＰＮトランジス
タＱ２，Ｑ４のエミッタを共通に接続し、その交点に定
電流源９を接続し、第１，第３のＮＰＮトランジスタＱ
１，Ｑ３のエミッタを各々Ｘ端子４，Ｙ端子６としたＨ
ブリッジ型の負荷駆動回路において、Ｘ端子に第５のＮ
ＰＮトランジスタＱ５のベースを接続し、そのコレクタ
はＶＣＣ端子１に接続され、そのエミッタは第１の抵抗
Ｒ１と一端に接続され、その抵抗の他端は定電流源１０
に接続されており、Ｙ端子６には第６のＮＰＮトランジ
スタＱ６のベースを接続し、そのコレクタはＶＣＣ端子
１に接続され、そのエミッタは第２の抵抗Ｒ２に一端に
接続され、その抵抗の他端は定電流源１１に接続され、
前述の第５のＮＰＮトランジスタＱ５に接続されている
第１の抵抗と定電流源１０との交点と比較回路１２の非
反転入力とし、第６のＮＰＮトランジスタＱ６に接続さ
れている第２の抵抗Ｒ２と定電流源１１との交点を比較
回路１２の反転入力とし、比較回路１２の出力を片方の
入力とし、もう片方の入力を入力端子１に接続したイク
スクルーシブＯＲゲート１４を有することを特徴とす
る。

【００２９】図２は、図１の正常負荷時の各部の動作波
形を示すタイミング図である。まず、図１，図２を用い
て正常負荷時の動作を説明する。時刻ｔ０では、入力端
子７，３がＨ（高レベル）になり、ＮＰＮトランジスタ
Ｑ２，Ｑ３がＯＮし、各々ＩＣＱ２，ＩＣＱ３が流れ
る。電流の関係は、ＩＣＱ２＝ＩＣＱ３＝−Ｉｗとな
り、電流波形は負の側に振れる。この時の比較回路１２
の入力信号ＯＵＴＸ，ＯＵＴＹは、次式のようになる。

【００３０】 ＯＵＴＸ＝ＶＹ−（Ｉｗ×ＲＨ＋Ｉ１×Ｒ１＋ＶＢＥＱ５） …（４） ＯＵＴＹ＝ＶＹ−（Ｉ２×Ｒ２＋ＶＢＥＱ６） …（４）′ ＶＢＥＱ５：トランジスタＱ５のベース・エミッタ間順
方向電圧降下 ＶＢＥＱ６：トランジスタＱ６のベース・エミッタ間順
方向電圧降下 時刻ｔ１になると、入力端子２，８がＨになり、ＮＰＮ
トランジスタＱ１，Ｑ４がＯＮし、各々ＩＣＱ１，ＩＣ
Ｑ４が流れる。電流の関係はＩＣＱ１＝ＩＣＱ４＝Ｉｗ
となり、電流波形は正の側に振れる。この時の比較回路
１２の入力信号ＯＵＴＸ，ＯＵＴＹは、次式となる。

【００３１】 ＯＵＴＸ＝ＶＸ−（Ｉ１×Ｒ１＋ＶＢＥＱ５） …（５） ＯＵＴＹ＝ＶＸ−（Ｉｗ×ＲＨ＋Ｉ２×Ｒ２＋ＶＢＥＱ６） …（５）′ 図２から、ｔ０の時のＯＵＴＸとＯＵＴＹの差は、次の
（６）式となる。

【００３２】 ＯＵＴＸ−ＯＵＴＹ＝Ｉ２×Ｒ２＋ＶＢＥＱ６−Ｉｗ×ＲＨ−Ｉ１×Ｒ１−Ｖ ＢＥＱ５ …（６） また、ｔ１の時のＯＵＴＸとＯＵＴＹの差は、次の
（７）式となる。

【００３３】 ＯＵＴＸ−ＯＵＴＹ＝Ｉｗ×ＲＨ＋Ｉ２×Ｒ１＋ＶＢＥＱ６−Ｉ１×Ｒ１−Ｖ ＢＥＱ５ …（７） トランジスタＱ１〜Ｑ６を同じ種類のＮＰＮトランジス
タであり、Ｉ１＝Ｉ２＝Ｉとすると、（６）式は次の
（８）式となる。

【００３４】 ＯＵＴＸ−ＯＵＴＹ＝Ｉ×（Ｒ２−Ｒ１）−Ｉｗ×ＲＨ …（８） また（７）式は、次の（９）式となる。

【００３５】 ＯＵＴＸ−ＯＵＴＹ＝Ｉ×（Ｒ２−Ｒ１）＋Ｉｗ×ＲＨ …（９） よって、比較回路１２が入力電位差０．１Ｖで反転する
比較回路では、 Ｉ×（Ｒ２−Ｒ１）−Ｉｗ×ＲＨ＜−０．１ になるようにすると、図２の比較回路１２の出力波形が
得られ、ＥＸ−ＯＲゲータ１４の出力波形が得られる。

【００３６】次に、負荷ショートの場合の各部動作波形
は、図３に示すように時刻ｔ０では入力端子３，７がＨ
レベルになり、ＮＰＮトランジスタＱ２，Ｑ３がＯＮ
し、各々ＩＣＱ２，ＩＣＱ３が流れる。このとき、電流
関係はＩＣＱ２＝ＩＣＱ３＝−Ｉｗであり、電流波形は
負の側に振れる。この時のＯＵＴＸ，ＯＵＴＹは負荷シ
ョートなので、次の式が得られる。

【００３７】 ＯＵＴＸ＝ＶＹ−（Ｉ×Ｒ１＋ＶＢＥＱ５） …（１０） ＯＵＴＹ＝ＶＹ−（Ｉ×Ｒ２＋ＶＢＥＱ６） …（１０）′ 次に、時刻ｔ１のとき、入力端子２，８がＨレベルにな
り、ＮＰＮトランジスタＱ１，Ｑ４がＯＮし、各々ＩＣ
Ｑ１，ＩＣＱ４が流れる。このとき、電流関係はＩＣＱ
１＝ＩＣＱ４＝Ｉｗであり、電流波形は正の側に振れ
る。このとき、ＯＵＴＸ，ＯＵＴＹは負荷ショートであ
るから、次の式が得られる。

【００３８】 ＯＵＴＸ＝ＶＸ−（Ｉ×Ｒ１＋ＶＢＥＱ５） …（１１） ＯＵＴＹ＝ＶＸ−（Ｉ×Ｒ１＋ＶＢＥＱ６） …（１１）′ 前記（１０）式から、次式が得られる。

【００３９】ＯＵＴＸ−ＯＵＴＹ＝Ｉ×（Ｒ１−Ｒ２） 前記（１１），（１１）′式から、次式が得られる。

【００４０】ＯＵＴＸ−ＯＵＴＹ＝Ｉ×（８１−Ｒ２） 負荷ショートの場合は、Ｘ側ライト時も、Ｙ側ライト時
のＯＵＴＸとＯＵＴＹとの差は同じになる。よって、Ｉ
×（Ｒ１−Ｒ２）＜−０．１になる様にすれば、図３の
比較回路１２の出力波形となり、ＥＸ−ＯＲゲート１４
の出力の波形が得られる。

【００４１】従って、入力差が０．１Ｖで出力反転する
比較回路では、Ｉ×（Ｒ２−Ｒ１）−Ｉｗ×ＲＨ＜−
０．１Ｖであり、かつＩ×（Ｒ１−Ｒ２）＜−０．１に
なる様に、抵抗Ｒ１，Ｒ２，ＲＨの値を選べば、正常動
作時には出力端子１３がＬ固定，負荷ショート時には入
力端子２と同じ波形が出力されるので、正常負荷か負荷
ショートかの検出がすみやかにできる。

【００４２】

【発明の効果】以上説明した様に、本発明の負荷ショー
ト検出回路は、比較回路の入力レベル差によって負荷状
態を検出している為、負荷ＬＨの値に左右されず、入力
端子に印加される信号の入力周波数を選ぶことが可能に
なる。

【図面の簡単な説明】

【図１】本発明の一実施例の負荷ショート検出回路を示
す回路図である。

【図２】正常負荷時の図１の各部の動作波形を示すタイ
ミング図である。

【図３】負荷ショート時の図１の各部の動作波形を示す
タイミング図である。

【図４】従来の負荷ショート検出回路を示す回路図であ
る。

【図５】正常負荷時の図４の各部の動作波形を示すタイ
ミング図である。

【図６】負荷ショート時の図４の各部の動作波形を示す
タイミング図である。

【符号の説明】

Ｑ１〜Ｑ６ ＮＰＮトランジスタ ＬＨ 負荷インダクタンス ＲＨ 負荷抵抗 １ ＶＣＣ端子 ２，３，７，８ 入力端子 ４，６ Ｘ，Ｙ端子 ９〜１１，１６ 定電流源 １２ 比較回路 １３ 出力端子 １４ イクスクルーシブＯＲゲート １５ コンデンサ １７ 基準電圧 １８ クランプ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１乃至第４の入力端子とＸ端子とＹ端
   子とを備えたＨブリッジ型の負荷駆動回路と、前記Ｘ端
   子をベース入力とする第１のトランジスタと、前記Ｙ端
   子をベース入力とする第２のトランジスタと、前記第１
   のトランジスタと第１の抵抗と第１の定電流源とが直列
   接続され、第２のトランジスタと第２の抵抗と第２の定
   電流源とが直列接続され、前記第１の抵抗と前記第１の
   定電流源との共通接続点を一方の入力となし、かつ前記
   第２の抵抗と前記第２の定電流源との共通接続点を他方
   の入力となした比較回路と、前記第１の入力端子の入力
   と前記比較回路の出力とを入力とする論理ゲートとを備
   えたことを特徴とする負荷ショート検出回路。
2. 【請求項２】 論理ゲートが、排他的ＯＲゲートである
   請求項１に記載の負荷ショート検出回路。