JPH0677329A - 半導体集積回路のマスクパターン検証方法 - Google Patents
半導体集積回路のマスクパターン検証方法Info
- Publication number
- JPH0677329A JPH0677329A JP4136431A JP13643192A JPH0677329A JP H0677329 A JPH0677329 A JP H0677329A JP 4136431 A JP4136431 A JP 4136431A JP 13643192 A JP13643192 A JP 13643192A JP H0677329 A JPH0677329 A JP H0677329A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- block
- wiring
- error
- mask pattern
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路のマスクパターン検集処理にお
いて、ブロック内とブロック間の配線の短絡を検証する
場合、ブロック端子からの引出し配線を識別し、疑似エ
ラーを回避するマスクパターン検証方法を提供する。 【構成】ブロック内配線１１、１２とブロック間配線３
１、３２との図形演算処理を施し、配線の重なり部分４
１、４２、４３を抽出し、ブロック内端子テキスト２
１、２２を同データに統合し、端子テキストの配置され
ているエラーパターン４１、４２を排除することによ
り、真のエラーパターン４３を検出する。
いて、ブロック内とブロック間の配線の短絡を検証する
場合、ブロック端子からの引出し配線を識別し、疑似エ
ラーを回避するマスクパターン検証方法を提供する。 【構成】ブロック内配線１１、１２とブロック間配線３
１、３２との図形演算処理を施し、配線の重なり部分４
１、４２、４３を抽出し、ブロック内端子テキスト２
１、２２を同データに統合し、端子テキストの配置され
ているエラーパターン４１、４２を排除することによ
り、真のエラーパターン４３を検出する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のマスク
パターン検証方法に係わり、特に自動検証を行う場合の
疑似エラー部分を排除することが可能な半導体集積回路
のマスクパターン検証方法に関する。
パターン検証方法に係わり、特に自動検証を行う場合の
疑似エラー部分を排除することが可能な半導体集積回路
のマスクパターン検証方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路のマスクパターン
検証方法では、図形演算を施することにより行ってい
た。たとえば、設計されたいくつかのブロック同士を配
線してレイアウトを行う場合を考えてみると、ブロック
内のレイアウトパターンに使用されているマスクパター
ン層の上に、同層のブロック間の配線パターンを配置す
れば、そのブロック内の配線とブロック間の配線とは接
続されていることになり、もしその配線同士が異なる信
号の配線であったとすると誤った接続となるためエラー
となる。したがって、このようなブロック内のレイアウ
トパターン上を同層のブロック間の配線パターンが通過
しているかを調べるためには、ブロック内とブロック間
の同層のパターン同士をＡＮＤ図形演算を行うことによ
り検出することができる。
検証方法では、図形演算を施することにより行ってい
た。たとえば、設計されたいくつかのブロック同士を配
線してレイアウトを行う場合を考えてみると、ブロック
内のレイアウトパターンに使用されているマスクパター
ン層の上に、同層のブロック間の配線パターンを配置す
れば、そのブロック内の配線とブロック間の配線とは接
続されていることになり、もしその配線同士が異なる信
号の配線であったとすると誤った接続となるためエラー
となる。したがって、このようなブロック内のレイアウ
トパターン上を同層のブロック間の配線パターンが通過
しているかを調べるためには、ブロック内とブロック間
の同層のパターン同士をＡＮＤ図形演算を行うことによ
り検出することができる。
【０００３】しかしながら、このブロック内とブロック
間との図形演算によって検出できる部分は、同じ層同士
の重なり部分すべてであるため、ブロック間の接続を行
うためブロックの端子部分から引き出された配線とブロ
ック内の端子部分の配線との重なり部分も検出されてし
まうことになる。
間との図形演算によって検出できる部分は、同じ層同士
の重なり部分すべてであるため、ブロック間の接続を行
うためブロックの端子部分から引き出された配線とブロ
ック内の端子部分の配線との重なり部分も検出されてし
まうことになる。
【０００４】
【発明が解決しようとする課題】このように従来の半導
体集積回路のマスクパターン検証方法では、ブロック内
のレイアウトパターンとブロック間のレイアウトパター
ンとの不所望な短絡エラーを検証する場合、実際のレイ
アウトパターンの短絡部分とともに、ブロック端子部分
から引き出された配線部分での所定の重なりが同様に検
出されてしまい、その両者を区別することは自動化が困
難であった。
体集積回路のマスクパターン検証方法では、ブロック内
のレイアウトパターンとブロック間のレイアウトパター
ンとの不所望な短絡エラーを検証する場合、実際のレイ
アウトパターンの短絡部分とともに、ブロック端子部分
から引き出された配線部分での所定の重なりが同様に検
出されてしまい、その両者を区別することは自動化が困
難であった。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
のマスクパターン検証方法では、図形演算によりエラー
部分の図形を抽出する処理手段と、疑似エラー部分を示
すテキストデータを抽出する処理手段と、前記エラー部
分図形と疑似エラーテキストデータとを照合して疑似エ
ラー図形を排除する処理手段とを備えている。
のマスクパターン検証方法では、図形演算によりエラー
部分の図形を抽出する処理手段と、疑似エラー部分を示
すテキストデータを抽出する処理手段と、前記エラー部
分図形と疑似エラーテキストデータとを照合して疑似エ
ラー図形を排除する処理手段とを備えている。
【０００６】すなわち前述した従来の半導体集積回路の
マスクパターン検証方法に対して、本発明では疑似エラ
ー部分を表すテキストデータを設けておき、図形演算に
より抽出された図形から、真のエラー部分と疑似エラー
部分とを判別する処理を有するという相違点を有する。
マスクパターン検証方法に対して、本発明では疑似エラ
ー部分を表すテキストデータを設けておき、図形演算に
より抽出された図形から、真のエラー部分と疑似エラー
部分とを判別する処理を有するという相違点を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例の半導体集積
回路のマスクパターン検証方法の処理フロー図であり、
図２は第１の実施例の処理を説明するためのレイアウト
パターン例の平面図である。
回路のマスクパターン検証方法の処理フロー図であり、
図２は第１の実施例の処理を説明するためのレイアウト
パターン例の平面図である。
【０００９】まず、図１の処理手段１の図形演算処理に
より、入力されたマスクパターンに図形演算を施し、エ
ラー部分の図形を抽出する。入力するパターンの例とし
て、図２（ａ）で示されるレイアウトパターンをもつブ
ロックの間を、図２（ｂ）のように配線した場合を考え
てみる。
より、入力されたマスクパターンに図形演算を施し、エ
ラー部分の図形を抽出する。入力するパターンの例とし
て、図２（ａ）で示されるレイアウトパターンをもつブ
ロックの間を、図２（ｂ）のように配線した場合を考え
てみる。
【００１０】ここで、ブロック内では配線パターン１１
を介してブロック端子２１に接続し、配線パターン１２
を介してブロック端子２２に接続している（図２
（ａ））。一方、ブロック間のレイアウトでは、このブ
ロックのブロック端子２１からブロック間配線３１が配
線され、ブロック端子２２からブロック間配線３２が配
線されている（図２（ｂ））。
を介してブロック端子２１に接続し、配線パターン１２
を介してブロック端子２２に接続している（図２
（ａ））。一方、ブロック間のレイアウトでは、このブ
ロックのブロック端子２１からブロック間配線３１が配
線され、ブロック端子２２からブロック間配線３２が配
線されている（図２（ｂ））。
【００１１】このブロック内の配線パターン１１、１２
と、ブロック間の配線パターン３１、３２のＡＮＤ図形
演算を施すと、図２（ｃ）のようなパターンが得られ
る。すなわち、これはブロック内の配線パターンとブロ
ック間の配線パターンとが重なっている部分を表してい
る。
と、ブロック間の配線パターン３１、３２のＡＮＤ図形
演算を施すと、図２（ｃ）のようなパターンが得られ
る。すなわち、これはブロック内の配線パターンとブロ
ック間の配線パターンとが重なっている部分を表してい
る。
【００１２】次に、図１の処理手段２のテキストデータ
抽出処理により、図２（ａ）のブロック内レイアウトパ
ターン中のブロック端子位置に付加されたテキストデー
タ２１、２２を抽出し、図形演算により得られた図２
（ｃ）のパターンに統合すると、図２（ｄ）のようなエ
ラーパターン４１、４２、４３が得られる。最後に、図
１の処理手段３の疑似エラー部排除処理を施すことによ
り、疑似エラー部分を取り除き、真のエラー部分だけを
抽出する。
抽出処理により、図２（ａ）のブロック内レイアウトパ
ターン中のブロック端子位置に付加されたテキストデー
タ２１、２２を抽出し、図形演算により得られた図２
（ｃ）のパターンに統合すると、図２（ｄ）のようなエ
ラーパターン４１、４２、４３が得られる。最後に、図
１の処理手段３の疑似エラー部排除処理を施すことによ
り、疑似エラー部分を取り除き、真のエラー部分だけを
抽出する。
【００１３】すなわち、ブロック間の配線パターン３
１、３２はブロックの端子部分から配線が引き出されて
いるため、図２（ｄ）において、エラーパターンの辺上
にテキストデータが配置されているものは、端子部分か
らの引出し配線と判断できる。そこで、図２（ｄ）内の
エラーパターン４１、４２、４３のうち、配置されてい
るテキストデータ２１が辺上に配置されているエラーパ
ターン４１、およびテキストデータ２２が辺上に配置さ
れているエラーパターン４２は端子部分からの引出し配
線として識別でき、このエラーパターン４１、４２を排
除すると、図２（ｅ）のように配線パターン１１と配線
パターン３２とが重なった部分のエラーパターン４３の
みが残ることになる。
１、３２はブロックの端子部分から配線が引き出されて
いるため、図２（ｄ）において、エラーパターンの辺上
にテキストデータが配置されているものは、端子部分か
らの引出し配線と判断できる。そこで、図２（ｄ）内の
エラーパターン４１、４２、４３のうち、配置されてい
るテキストデータ２１が辺上に配置されているエラーパ
ターン４１、およびテキストデータ２２が辺上に配置さ
れているエラーパターン４２は端子部分からの引出し配
線として識別でき、このエラーパターン４１、４２を排
除すると、図２（ｅ）のように配線パターン１１と配線
パターン３２とが重なった部分のエラーパターン４３の
みが残ることになる。
【００１４】すなわち、このエラーパターン４３はブロ
ック内の配線パターンとブロック間の配線パターンとが
不所望に短絡しているエラー部分を表すものとなる。
ック内の配線パターンとブロック間の配線パターンとが
不所望に短絡しているエラー部分を表すものとなる。
【００１５】図３は本発明の第２の実施例の半導体集積
回路のマスクパターン検証方法の処理フロー図であり、
図４は、第２の実施例の処理を説明するためのレイアウ
トパターン例の平面図である。
回路のマスクパターン検証方法の処理フロー図であり、
図４は、第２の実施例の処理を説明するためのレイアウ
トパターン例の平面図である。
【００１６】この第２の実施例では、処理手段２のテキ
ストデータ抽出処理の後に処理手段４の等電位追跡処理
を行っている。
ストデータ抽出処理の後に処理手段４の等電位追跡処理
を行っている。
【００１７】すなわち、図４（ａ）で示されるレイアウ
トパターンをもつブロックの間を、図４（ｂ）のように
配線した場合を考えてみる。ここで、ブロック内ではブ
ロック端子２３までの配線が第１の配線層の配線パター
ン１３からスルーホール１４および第２の配線層の配線
パターン１５を介して接続されている。また、第１の配
線層の配線パターン１６からスルーホール１７を通して
第２の配線層の配線パターン１８が接続されている（図
４（ａ））。一方、ブロック間のレイアウトでは、この
ブロックのブロック端子２３から第２の配線層の配線パ
ターン３３からスルーホール３４を介して第１の配線層
の配線パターン３５に接続されている。
トパターンをもつブロックの間を、図４（ｂ）のように
配線した場合を考えてみる。ここで、ブロック内ではブ
ロック端子２３までの配線が第１の配線層の配線パター
ン１３からスルーホール１４および第２の配線層の配線
パターン１５を介して接続されている。また、第１の配
線層の配線パターン１６からスルーホール１７を通して
第２の配線層の配線パターン１８が接続されている（図
４（ａ））。一方、ブロック間のレイアウトでは、この
ブロックのブロック端子２３から第２の配線層の配線パ
ターン３３からスルーホール３４を介して第１の配線層
の配線パターン３５に接続されている。
【００１８】このブロック内の配線パターン１３、１５
およびスルーホール１４ならびに配線パターン１６、１
８およびスルーホール１７と、ブロック間の配線パター
ン３３、３５およびスルーホール３４の同層同士のＡＮ
Ｄ図形演算（図３の処理手段１）を施すと、図４（ｃ）
のようなパターンが得られる。すなわち、これはブロッ
ク内の配線パターンとブロック間の配線パターンとが重
なっている部分を表している。
およびスルーホール１４ならびに配線パターン１６、１
８およびスルーホール１７と、ブロック間の配線パター
ン３３、３５およびスルーホール３４の同層同士のＡＮ
Ｄ図形演算（図３の処理手段１）を施すと、図４（ｃ）
のようなパターンが得られる。すなわち、これはブロッ
ク内の配線パターンとブロック間の配線パターンとが重
なっている部分を表している。
【００１９】次に、図３の処理手段２のテキストデータ
抽出処理により、図４（ａ）のブロック内レイアウトパ
ターン中のブロック端子位置に付加されたテキストデー
タ２３を抽出し、図形演算により得られた図３（ｃ）の
パターンに統合すると、図４（ｄ）のようなエラーパタ
ーン４４、４５、４６、４７が得られる。ここで、図３
の処理手段４の等電位追跡処理を端子テキストデータの
部分から行うと４４のパターン、４５のパターン、４６
のパターンが等電位として抽出できる。最後に、図３の
処理手段３の疑似エラー部排除処理により、処理手段４
で抽出されたパターン４４、４５、４６を取り除くこと
により、真のエラー部分だけを抽出して、図４（ｄ）の
ような配線パターン１６と配線パターン３５とが重なっ
た部分のエラーパターン４７のみが検出できる。したが
って、本実施例においては等電位追跡を加えることによ
り、複数層にまたがる疑似エラーを排除できるという利
点がある。
抽出処理により、図４（ａ）のブロック内レイアウトパ
ターン中のブロック端子位置に付加されたテキストデー
タ２３を抽出し、図形演算により得られた図３（ｃ）の
パターンに統合すると、図４（ｄ）のようなエラーパタ
ーン４４、４５、４６、４７が得られる。ここで、図３
の処理手段４の等電位追跡処理を端子テキストデータの
部分から行うと４４のパターン、４５のパターン、４６
のパターンが等電位として抽出できる。最後に、図３の
処理手段３の疑似エラー部排除処理により、処理手段４
で抽出されたパターン４４、４５、４６を取り除くこと
により、真のエラー部分だけを抽出して、図４（ｄ）の
ような配線パターン１６と配線パターン３５とが重なっ
た部分のエラーパターン４７のみが検出できる。したが
って、本実施例においては等電位追跡を加えることによ
り、複数層にまたがる疑似エラーを排除できるという利
点がある。
【００２０】
【発明の効果】以上説明したように本発明は、レイアウ
トパターン中からマスクパターン検証で疑似エラーを識
別するためのテキストデータを抽出する処理を行い、疑
似エラーとなるパターンを排除する処理を行うことによ
り、従来、不可能であった疑似エラーと真のエラーとの
判別を行うことができる。
トパターン中からマスクパターン検証で疑似エラーを識
別するためのテキストデータを抽出する処理を行い、疑
似エラーとなるパターンを排除する処理を行うことによ
り、従来、不可能であった疑似エラーと真のエラーとの
判別を行うことができる。
【図１】本発明の第１の実施例の処理フロー図。
【図２】本発明の第１の実施例の処理を説明するための
レイアウトパターン図であり、（ａ）はブロック内のレ
イアウトパターン図、（ｂ）はブロック間を配線するレ
イアウトパターン図、（ｃ）は図形演算処理によって得
られたレイアウトエラーパターン図、（ｄ）はテキスト
データ抽出後のレイアウトエラーパターン図、（ｅ）は
疑似エラー排除処理後のレイアウトエラーパターン図。
レイアウトパターン図であり、（ａ）はブロック内のレ
イアウトパターン図、（ｂ）はブロック間を配線するレ
イアウトパターン図、（ｃ）は図形演算処理によって得
られたレイアウトエラーパターン図、（ｄ）はテキスト
データ抽出後のレイアウトエラーパターン図、（ｅ）は
疑似エラー排除処理後のレイアウトエラーパターン図。
【図３】本発明の第２の実施例の処理フロー図。
【図４】図４は本発明の第２の実施例の処理を説明する
ためのパターン図であり、（ａ）はブロック内のレイア
ウトパターン図、（ｂ）はブロック間を配線するレイア
ウトパターン図、（ｃ）は図形演算処理によって得られ
たレイアウトエラーパターン図、（ｄ）はテキストデー
タ抽出後のレイアウトエラーパターン図、（ｅ）は疑似
エラー排除処理後のレイアウトエラーパターン図であ
る。
ためのパターン図であり、（ａ）はブロック内のレイア
ウトパターン図、（ｂ）はブロック間を配線するレイア
ウトパターン図、（ｃ）は図形演算処理によって得られ
たレイアウトエラーパターン図、（ｄ）はテキストデー
タ抽出後のレイアウトエラーパターン図、（ｅ）は疑似
エラー排除処理後のレイアウトエラーパターン図であ
る。
１１、１２ ブロック内配線 １３、１６ ブロック内第１層配線 １５、１８ ブロック内第２層配線 １４、１７ ブロック内スルーホール ２１、２２、２３ ブロック端子テキスト ３１、３２ ブロック間配線 ３３ ブロック間第２層配線 ３５ ブロック間第１層配線 ３４ ブロック間スルーホール ４１〜４７ 図形演算エラーパターン
Claims (1)
- 【請求項１】 半導体集積回路のマスクパターンから図
形演算によりエラー部分の図形を抽出する処理手段と、
疑似エラー部分を示すテキストデータを抽出する処理手
段と、前記エラー部分図形と疑似エラーテキストデータ
とを照合して疑似エラー図形を排除する処理手段とを有
する半導体集積回路のマスクパターン検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136431A JPH0677329A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路のマスクパターン検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136431A JPH0677329A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路のマスクパターン検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677329A true JPH0677329A (ja) | 1994-03-18 |
Family
ID=15174986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136431A Withdrawn JPH0677329A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路のマスクパターン検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677329A (ja) |
-
1992
- 1992-05-28 JP JP4136431A patent/JPH0677329A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |