JPH0675016A - 半導体集積回路用テストパターン生成方法および装置 - Google Patents
半導体集積回路用テストパターン生成方法および装置Info
- Publication number
- JPH0675016A JPH0675016A JP4226147A JP22614792A JPH0675016A JP H0675016 A JPH0675016 A JP H0675016A JP 4226147 A JP4226147 A JP 4226147A JP 22614792 A JP22614792 A JP 22614792A JP H0675016 A JPH0675016 A JP H0675016A
- Authority
- JP
- Japan
- Prior art keywords
- input
- timing
- test pattern
- output signal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、半導体集積回路のテストを行なう際
の入出力のテストパターンを生成する方法および装置に
関し、ブレッドボードから必要かつ十分な半導体集積回
路用テストパターンを構成する。 【構成】各入出力信号の論理の変化のタイミングが、各
レート内が複数に分割されてなる複数の時間ブロックの
いずれに含まれるかに応じて、該各入出力信号の変化の
タイミングを該各時間ブロック毎に定められた各所定の
タイミングに丸める。
の入出力のテストパターンを生成する方法および装置に
関し、ブレッドボードから必要かつ十分な半導体集積回
路用テストパターンを構成する。 【構成】各入出力信号の論理の変化のタイミングが、各
レート内が複数に分割されてなる複数の時間ブロックの
いずれに含まれるかに応じて、該各入出力信号の変化の
タイミングを該各時間ブロック毎に定められた各所定の
タイミングに丸める。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のテス
トを行なう際の入出力のテストパターンを生成する方法
および装置に関する。
トを行なう際の入出力のテストパターンを生成する方法
および装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路を検査するための
テストパターンは、その半導体集積回路の論理を設計し
た者、あるいはその論理を熟知した者が、その半導体集
積回路の実動作時と同様の信号がその半導体集積回路に
印加されるように作成し、その作成したテストパターン
に誤りのないことを論理シミュレーションにより確認
し、誤りがあれば修正して再度確認を行なうことにより
作成されていた。
テストパターンは、その半導体集積回路の論理を設計し
た者、あるいはその論理を熟知した者が、その半導体集
積回路の実動作時と同様の信号がその半導体集積回路に
印加されるように作成し、その作成したテストパターン
に誤りのないことを論理シミュレーションにより確認
し、誤りがあれば修正して再度確認を行なうことにより
作成されていた。
【０００３】
【発明が解決しようとする課題】ところが、近年の半導
体集積回路の大規模化に伴いテストパターンのパターン
数も増大し、論理設計者等がテストパターンを作成する
ことが困難になってきている。ところで、半導体集積回
路の設計検証の一つの方法として、該半導体集積回路と
同一の機能を実現する論理回路を、比較的小規模かつ容
易に入手できる既存のＬＳＩ又はＩＣを用いて試作品
（ブレッドボード）を製作する方法が知られている。特
に、画像処理に関係する場合や機械的に動作する部分を
含むようなシステムに使用するものについてはブレッド
ボードによる設計検証が不可欠となる。
体集積回路の大規模化に伴いテストパターンのパターン
数も増大し、論理設計者等がテストパターンを作成する
ことが困難になってきている。ところで、半導体集積回
路の設計検証の一つの方法として、該半導体集積回路と
同一の機能を実現する論理回路を、比較的小規模かつ容
易に入手できる既存のＬＳＩ又はＩＣを用いて試作品
（ブレッドボード）を製作する方法が知られている。特
に、画像処理に関係する場合や機械的に動作する部分を
含むようなシステムに使用するものについてはブレッド
ボードによる設計検証が不可欠となる。
【０００４】このように、ブレッドボードを製作して半
導体集積回路の設計検証を行なう場合、このブレッドボ
ードから信号をピックアップすることにより半導体集積
回路のテストパターンを得ることが考えられ、例えば特
開昭５９−３８６７１号公報、特開平３−２７７９８４
号公報にその試みが提案されている。しかし、これらの
公報に提案された方法は、ブレッドボード上の回路動作
の各レートに同期した各クロックパルスのタイミングで
各入出力信号を取り込むものであるため、各レート内に
おける各入出力信号の変化のタイミングの相違の情報は
捨象されてしまうこととなり、半導体集積回路の動作確
認のためにはこのタイミングの相違も重要であり、した
がって半導体集積回路用のテストパターンとしては不十
分なものとなってしまっていた。これを避けるために、
各入出力信号をレートの繰り返し周期よりも十分高速に
サンプリングし、これにより各入出力信号の変化のタイ
ミングの相違の情報をそのまま含んだテストパターンを
得ることも考えられる。しかしこれでは、各入出力信号
の変化のタイミングは厳密には各入出力信号毎に異なる
ため、入出力端子が多数存在する場合にはテストパター
ンがあまりにも複雑化しすぎ市販のＬＳＩテスターの制
限もはるかに越え半導体集積回路のテストに用いること
ができなくなってしまうという問題がある。
導体集積回路の設計検証を行なう場合、このブレッドボ
ードから信号をピックアップすることにより半導体集積
回路のテストパターンを得ることが考えられ、例えば特
開昭５９−３８６７１号公報、特開平３−２７７９８４
号公報にその試みが提案されている。しかし、これらの
公報に提案された方法は、ブレッドボード上の回路動作
の各レートに同期した各クロックパルスのタイミングで
各入出力信号を取り込むものであるため、各レート内に
おける各入出力信号の変化のタイミングの相違の情報は
捨象されてしまうこととなり、半導体集積回路の動作確
認のためにはこのタイミングの相違も重要であり、した
がって半導体集積回路用のテストパターンとしては不十
分なものとなってしまっていた。これを避けるために、
各入出力信号をレートの繰り返し周期よりも十分高速に
サンプリングし、これにより各入出力信号の変化のタイ
ミングの相違の情報をそのまま含んだテストパターンを
得ることも考えられる。しかしこれでは、各入出力信号
の変化のタイミングは厳密には各入出力信号毎に異なる
ため、入出力端子が多数存在する場合にはテストパター
ンがあまりにも複雑化しすぎ市販のＬＳＩテスターの制
限もはるかに越え半導体集積回路のテストに用いること
ができなくなってしまうという問題がある。
【０００５】本発明は、上記事情に鑑み、ブレッドボー
ドから必要かつ十分な半導体集積回路用テストパターン
を生成する方法及びその方法の実施に用いる装置を提供
することを目的とする。
ドから必要かつ十分な半導体集積回路用テストパターン
を生成する方法及びその方法の実施に用いる装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路用テストパターン生成方法は、ブレ
ッドボード上の集積回路化される回路領域の各入出力信
号をモニタし、該各入出力信号の論理の変化のタイミン
グが、各レート内が複数に分割されてなる複数の時間ブ
ロックのいずれに含まれるかに応じて、該各入出力信号
の変化のタイミングを該各時間ブロック毎に定められた
各所定のタイミングに丸めることにより、半導体集積回
路用テストパターンを生成することを特徴とするもので
ある。
明の半導体集積回路用テストパターン生成方法は、ブレ
ッドボード上の集積回路化される回路領域の各入出力信
号をモニタし、該各入出力信号の論理の変化のタイミン
グが、各レート内が複数に分割されてなる複数の時間ブ
ロックのいずれに含まれるかに応じて、該各入出力信号
の変化のタイミングを該各時間ブロック毎に定められた
各所定のタイミングに丸めることにより、半導体集積回
路用テストパターンを生成することを特徴とするもので
ある。
【０００７】また本発明の半導体集積回路用テストパタ
ーン生成装置は、論理回路領域の各入出力信号をピック
アップするプローブと、該プローブによりピックアップ
された各入出力信号をレートの繰り返し周期よりも高速
にサンプリングするサンプリング手段と、該サンプリン
グ手段によりサンプリングされた後の各入出力信号の論
理の変化のタイミングが、各レート内が複数に分割され
てなる複数の時間ブロックのいずれに含まれるかに応じ
て、該各入出力信号の変化のタイミングを該各時間ブロ
ック毎に定められた各所定のタイミングに丸めるタイミ
ング調整手段とを備えたことを特徴とするものである。
ーン生成装置は、論理回路領域の各入出力信号をピック
アップするプローブと、該プローブによりピックアップ
された各入出力信号をレートの繰り返し周期よりも高速
にサンプリングするサンプリング手段と、該サンプリン
グ手段によりサンプリングされた後の各入出力信号の論
理の変化のタイミングが、各レート内が複数に分割され
てなる複数の時間ブロックのいずれに含まれるかに応じ
て、該各入出力信号の変化のタイミングを該各時間ブロ
ック毎に定められた各所定のタイミングに丸めるタイミ
ング調整手段とを備えたことを特徴とするものである。
【０００８】ここで、上記入出力信号は、入力信号と出
力信号との双方を指称している。
力信号との双方を指称している。
【０００９】
【作用】本発明の半導体集積回路用テストパターン生成
方法および装置は、各入出力信号の論理の変化のタイミ
ングが、各レート内が複数に分割されてなる複数の時間
ブロックのいずれに含まれるかに応じて、該各入出力信
号の変化のタイミングを該各時間ブロック毎に定められ
た各所定のタイミングに丸めるものであるため、各入出
力信号の変化のタイミングが、例えばＬＳＩテスターで
取扱うことのできる程度に適切に整理され、したがって
必要かつ十分な情報が含まれたテストパターンが生成さ
れる。
方法および装置は、各入出力信号の論理の変化のタイミ
ングが、各レート内が複数に分割されてなる複数の時間
ブロックのいずれに含まれるかに応じて、該各入出力信
号の変化のタイミングを該各時間ブロック毎に定められ
た各所定のタイミングに丸めるものであるため、各入出
力信号の変化のタイミングが、例えばＬＳＩテスターで
取扱うことのできる程度に適切に整理され、したがって
必要かつ十分な情報が含まれたテストパターンが生成さ
れる。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のブロック図である。ブレッド
ボード１０上の集積回路化される回路領域１２の各入出
力端子１２ａ，１２ｂ，…，１２ｎに各プローブ１００
ａ，１００ｂ，…，１００ｎを当て、このブレッドボー
ド１０上の回路を動作させ、各プローブ１００ａ，１０
０ｂ，…，１００ｎにより各入出力端子１２ａ，１２
ｂ，…，１２ｎの信号をピックアップする。尚ここでは
入出力端子は信号入力用として用いられる入力端子、信
号出力用として用いられる出力端子、および信号入力用
と信号出力用の双方として用いられる入出力端子の総称
をいう。このピックアップされた各入出力信号は、サン
プリング手段１１０により、このブレッドボード上の回
路動作のレートの繰り返し周期よりも十分高速にサンプ
リングされる。
１は、本発明の一実施例のブロック図である。ブレッド
ボード１０上の集積回路化される回路領域１２の各入出
力端子１２ａ，１２ｂ，…，１２ｎに各プローブ１００
ａ，１００ｂ，…，１００ｎを当て、このブレッドボー
ド１０上の回路を動作させ、各プローブ１００ａ，１０
０ｂ，…，１００ｎにより各入出力端子１２ａ，１２
ｂ，…，１２ｎの信号をピックアップする。尚ここでは
入出力端子は信号入力用として用いられる入力端子、信
号出力用として用いられる出力端子、および信号入力用
と信号出力用の双方として用いられる入出力端子の総称
をいう。このピックアップされた各入出力信号は、サン
プリング手段１１０により、このブレッドボード上の回
路動作のレートの繰り返し周期よりも十分高速にサンプ
リングされる。
【００１１】このサンプリング手段１１０でサンプリン
グされた各入出力信号は、タイミング調整手段１２０に
入力される。このタイミング調整手段１２０では、入力
された各入出力信号の論理の変化のタイミングが、各レ
ート内が複数に分割されてなる複数の時間ブロックのい
ずれに含まれるかに応じて、該各入出力信号の変化のタ
イミングを該各時間ブロック毎に定められた各所定のタ
イミングに丸められ、テストパターンとして出力され
る。
グされた各入出力信号は、タイミング調整手段１２０に
入力される。このタイミング調整手段１２０では、入力
された各入出力信号の論理の変化のタイミングが、各レ
ート内が複数に分割されてなる複数の時間ブロックのい
ずれに含まれるかに応じて、該各入出力信号の変化のタ
イミングを該各時間ブロック毎に定められた各所定のタ
イミングに丸められ、テストパターンとして出力され
る。
【００１２】図２は、タイミング調整手段１２０でタイ
ミング調整が行なわれる前後の、ある１つのレート内
の、各入出力信号の変化のタイミングを表わしたタイミ
ングチャートである。図１に示すブレッドボード１０上
の集積回路化される回路領域１２の各入出力端子１２
ａ，１２ｂ，…，１２ｎからピックアップされ高速にサ
ンプリングされた各入出力信号ａ，ｂ，…，ｎの変化の
タイミングは、図２（Ａ）に示すように各入出力信号
ａ，ｂ，…，ｎ毎に種々に異なっている。そこでここで
はこのレート全体が４つの時間ブロックＴ1 ，Ｔ2 ，Ｔ
3 ，Ｔ4 に分割され、各時間ブロックＴ1 ，Ｔ2 ，
Ｔ3 ，Ｔ4 のそれぞれについて各所定のタイミング
ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 が定められる。こうして、各入
出力信号ａ，ｂ，…，ｎの変化のタイミングが各時間ブ
ロックＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 のいずれに含まれるかに
応じて、図２（Ｂ）に示すように、各入出力信号の変化
のタイミングが各タイミングｔ 1 ，ｔ2 ，ｔ3 ，ｔ4 に
丸められる。これにより１つのレート内の変化のタイミ
ングは高々４種類となる。このようにタイミングが丸め
られて生成されたテストパターンは回路領域１２の論理
シミュレーションや回路領域１２をＬＳＩ化した際のそ
のＬＳＩチップのテスト用として用いられる。
ミング調整が行なわれる前後の、ある１つのレート内
の、各入出力信号の変化のタイミングを表わしたタイミ
ングチャートである。図１に示すブレッドボード１０上
の集積回路化される回路領域１２の各入出力端子１２
ａ，１２ｂ，…，１２ｎからピックアップされ高速にサ
ンプリングされた各入出力信号ａ，ｂ，…，ｎの変化の
タイミングは、図２（Ａ）に示すように各入出力信号
ａ，ｂ，…，ｎ毎に種々に異なっている。そこでここで
はこのレート全体が４つの時間ブロックＴ1 ，Ｔ2 ，Ｔ
3 ，Ｔ4 に分割され、各時間ブロックＴ1 ，Ｔ2 ，
Ｔ3 ，Ｔ4 のそれぞれについて各所定のタイミング
ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 が定められる。こうして、各入
出力信号ａ，ｂ，…，ｎの変化のタイミングが各時間ブ
ロックＴ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 のいずれに含まれるかに
応じて、図２（Ｂ）に示すように、各入出力信号の変化
のタイミングが各タイミングｔ 1 ，ｔ2 ，ｔ3 ，ｔ4 に
丸められる。これにより１つのレート内の変化のタイミ
ングは高々４種類となる。このようにタイミングが丸め
られて生成されたテストパターンは回路領域１２の論理
シミュレーションや回路領域１２をＬＳＩ化した際のそ
のＬＳＩチップのテスト用として用いられる。
【００１３】尚ここでは簡単のため１つのレートを４つ
の時間ブロックに分割したが、この分割のブロック数は
４つに限られず、ＬＳＩテスター等を用いる場合におい
てこのＬＳＩテスターで取扱うことのできる最大限のタ
イミング数に対応するブロック数に分割してもよい。
の時間ブロックに分割したが、この分割のブロック数は
４つに限られず、ＬＳＩテスター等を用いる場合におい
てこのＬＳＩテスターで取扱うことのできる最大限のタ
イミング数に対応するブロック数に分割してもよい。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路用テストパターン生成方法および装置は、各入出
力信号の論理の変化のタイミングが、各レート内が複数
に分割されてなる複数の時間ブロックのいずれに含まれ
るかに応じて、該各入出力信号の変化のタイミングを該
各時間ブロック毎に定められた各所定のタイミングに丸
める構成としたため、各入出力信号の変化のタイミング
が、例えばＬＳＩテスターで取扱うことのできる程度に
適切に整理され、したがって必要かつ十分な情報が含ま
れたテストパターンが生成される。
積回路用テストパターン生成方法および装置は、各入出
力信号の論理の変化のタイミングが、各レート内が複数
に分割されてなる複数の時間ブロックのいずれに含まれ
るかに応じて、該各入出力信号の変化のタイミングを該
各時間ブロック毎に定められた各所定のタイミングに丸
める構成としたため、各入出力信号の変化のタイミング
が、例えばＬＳＩテスターで取扱うことのできる程度に
適切に整理され、したがって必要かつ十分な情報が含ま
れたテストパターンが生成される。
【図１】本発明の一実施例のブロック図である。
【図２】タイミング調整手段１２０でタイミングが行な
われる前後の、ある１つのレート内の、各入出力信号の
変化のタイミングを表わしたタイミングチャートであ
る。
われる前後の、ある１つのレート内の、各入出力信号の
変化のタイミングを表わしたタイミングチャートであ
る。
１０ ブレッドボード １２ 集積回路化される回路領域 １２ａ，１２ｂ，…，１２ｎ 回路領域の入出力端子 １００ａ，１００ｂ，…，１００ｎ プローブ １１０ サンプリング手段 １２０ タイミング調整手段
Claims (2)
- 【請求項１】 ブレッドボード上の集積回路化される回
路領域の各入出力信号をモニタし、 該各入出力信号の論理の変化のタイミングが、各レート
内が複数に分割されてなる複数の時間ブロックのいずれ
に含まれるかに応じて、該各入出力信号の変化のタイミ
ングを該各時間ブロック毎に定められた各所定のタイミ
ングに丸めることにより、半導体集積回路用テストパタ
ーンを生成することを特徴とする半導体集積回路用テス
トパターン生成方法。 - 【請求項２】 論理回路領域の各入出力信号をピックア
ップするプローブと、 該プローブによりピックアップされた各入出力信号をレ
ートの繰り返し周期よりも高速にサンプリングするサン
プリング手段と、 該サンプリング手段によりサンプリングされた後の各入
出力信号の論理の変化のタイミングが、各レート内が複
数に分割されてなる複数の時間ブロックのいずれに含ま
れるかに応じて、該各入出力信号の変化のタイミングを
該各時間ブロック毎に定められた各所定のタイミングに
丸めるタイミング調整手段とを備えたことを特徴とする
半導体集積回路用テストパターン生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226147A JPH0675016A (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路用テストパターン生成方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226147A JPH0675016A (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路用テストパターン生成方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675016A true JPH0675016A (ja) | 1994-03-18 |
Family
ID=16840600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226147A Withdrawn JPH0675016A (ja) | 1992-08-25 | 1992-08-25 | 半導体集積回路用テストパターン生成方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011012993A2 (en) * | 2009-07-31 | 2011-02-03 | James Peter Caska | Modular prototyping of a circuit for manufacturing |
-
1992
- 1992-08-25 JP JP4226147A patent/JPH0675016A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011012993A2 (en) * | 2009-07-31 | 2011-02-03 | James Peter Caska | Modular prototyping of a circuit for manufacturing |
| WO2011012993A3 (en) * | 2009-07-31 | 2011-06-30 | James Peter Caska | Modular prototyping of a circuit for manufacturing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |