JPH01240876A - Ｌｓｉテスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＬＳＩの機能を検査するためのＬＳＩテスタ
に関し、特にコンピュータにより設計されたＬＳＩの検
査に適したＬＳＩテスタに関する。

（従来の技術） ＬＳＩの機能を検査するためのＬＳＩテスタは、適当な
組み合わせの入力データを被検査素子（以下、Ｄ　ＵＴ
　（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅ５ｔ）と称する）
に印加し、得られた出力データを、期待値データと比較
・判定することにより、ＤＵＴの機能を検査するように
構成されている。

従って、デバイス設計者やテストを担当するものは、Ｄ
ＵＴの入力端子に印加するさまざまなデータの組み合わ
せを考案し、その入力データに対して期待される出力デ
ータ（期待値データ）を作成する。このようにして作成
された入力データがＬＳＩテスタによってＤＵＴに印加
され、ＤＵＴの出力データが、該テスタ内に取り込まれ
、期待値データと比較される。このテスト動作を、デバ
イスの機能が十分に検査できるまで、あらゆる組み合わ
せのデータについて行われる。そして、テストを行う者
は、出力データが期待値データと同じであるか否かによ
り、生産されたデバイスが良品か不良品かであるかを判
断することが可能となる。

ところで、集積回路技術の進歩により、従来より大規模
のＬＳＩを製造することが可能となったが、反面、設計
者個人の能力により大規模ＬＳＩを最初から設計するこ
とは時間的にみても非常に難しくなっている。そこで、
コンピュータによるＬＳＩの設計、すなわちＣＡＤＬＳ
　Ｉが考案され、急速に普及している。

ＣＡＤＬＳ　Ｉは、コンピュータを使用してＬＳＩ回路
を作成していくものであり、さらに設計した回路が正し
く動作するか否かを検証し得るソフトウェアも用意され
ている。そして、このＣＡＤＬＳＩにおいて検証用に作
成された検証用データを基本として、ＬＳＩテスタのテ
ストパターンが作成されている。

上記した検証用データについて、より詳細に説明する。

ＬＳＩの検証の第一の目的は、内部のロジックが期待通
りに動作するか否か、また内部で故障が発生しても出力
端子で該故障を見分けられるか否かにある。第二の目的
は、コンピュータにより設計することによってＬＳＩ内
部の構成が詳しく決定されるので、それに伴う電気信号
の伝播時間を予想することにある。すなわち、信号が入
力されてから出力されるまでの時間が予測されることで
あり、検証用データは入力データから期待される出力デ
ータまでの時間をも規定する。

よって、検証用データは時間の要素分含んだ情報であり
、状態が変化した信号名と、その変化状態を表す情報及
び変化する時点の相対時間で構成するのが一般である０
例えば、入力端子については、変化する入力状Ｂ（ハイ
かローのレベル）と入力する相対時間で表される。また
、出力端子については、変化する出力状Ｂ（ハイ、ロー
、Ｈｚか不定）と変化する相対時間で表す。これら入力
または出力状態の変化する順番に、各ピンデータが配列
されているのが常である。

他方、上記検証用データに基づいてＬＳＩテスタでＬＳ
Ｉを検査する場合には、検証用データを加工してテスト
パターンを作成している。この変更内容は、（１）テス
トを行う繰り返し時間（テスト周期）を任意に設定し、
検証用データを該テスト周期で分割すること、並びに（
２）分割されたテスト周期内における各入出力端子の状
態内容と状態が変化するときはテスト周期の初めからの
相対時間に置き換えることである。但し、テスト周期の
決め方は、そのテスト周期で状態の変化する回数が限ら
れている場合、例えば変化する回数が一回のみであり出
力であるなら、ハイからローへめ変化がある場合に行う
。

（発明が解決しようとする課題） ＬＳＩテスタを用いてＬＳＩを検査する側から見ると、
デバイスをテストするに際して簡単・に使用することが
できるテストデータが必要である。

しかしながら、現状のＣＡＤＬＳＩの検証用データは、
そのままではＬＳＩテスタで使用することができない、
すなわち、上記したようにＣＡＤＬＳＩの設計過程で生
成された検証用データがありながら、該検証用データを
個々の検査装置用に変更して個々の検査装置において用
いるテストパターンを作成していた。そのため、テスト
データの作成に多大の労力を必要としていた。

また、従来のＬＳＩテスタでは、例えば第４図に示すよ
うに検証用データを変更している。第４図は、ＬＳＩの
任意の２個の入力端子と１個の出力端子についての検証
用データを波形図で示したものである。この検証用デー
タは、入力側のＡ端子及びＢ端子に図のような入力デー
タが入力された場合、出力側のＣ端子には図のような波
形の出力データが出力されると仮定して構成されている
ものである。第４図において、期間Ｘがテストを行う基
本時間間隔すなわちテスト周期である。従来のＬＳＩテ
スタでは、上記検証用データを第４図に示したようにテ
スト周期で分割し、各テスト周期内で各端子についての
相対時間を求めてテストデータを構成していく。このナ
ス１−周期の決め方は最短の繰り返し入力周期をテスト
周期とするのが通常である。従って、第４図の例では、
Ａ端子に入力される波形の繰り返し周期が最短であるた
め、このＡ端子に入力される入力データに基づいてテス
ト周期が定められている。それ故、従来のＬＳＩテスタ
によっては、不規則に変化するタイミングの発生や取り
込みに対しては十分に対応できないことがある。

本発明はこのような現状に鑑みてなされたちのて゛あり
、その目的とするところは、ＣＡ　Ｄ　Ｌ、　Ｓ　Ｉの
設計過程において生成された検証用データをあまり変更
せずどもテストデータとして使用し得るＬＳＩテスタを
提供することにある。

（課題を解決するための手段） 本発明のＬＳＩテスタは、各ピンエレクトロニクスの設
定タイミングを個々に行い得るパーピンアーキテクチュ
ア構成を有するＬＳＩテスタであって、該ビンエレク１
〜ロニクスに入力されるピンデータとして、ＣＡＤＬＳ
Ｉの設計過程で生成されるタイムデータ及びタイムデー
タと対をなすピンデータを有する検証用データを用い、
該検証用データの基本時間に応じたタイミング信号を発
生するタイミング発生器と、該タイミング発生器と各ピ
ンエレクトロニクスとの間に、それぞれ、該タイミング
発生器からのタイミング信号と該検証用データのタイム
データとを比較するために接続された比較手段と、該タ
イミング信号と該タイムデータとが一致したことを比較
手段が判断すれば、該タイムデータと対をなすピンデー
タを更新し、各ピンエレクトロニクスに更新されたピン
データを出力する制御手段とを備えており、そのことに
より上記目的が達成される。

（作用） 本発明のＬＳＩテスタは、検証用データをテスト周期に
分割してテストパターンを作成することを避け、ＣＡＤ
ＬＳ　Ｉの検証用データの基本時間をそのままテストの
基本時間として扱うことにより、テストの効率の向上を
図るものである。

本発明では、タイミング発生器により検証用データの基
本時間に応じたタイミング信号が発生され、比較手段に
よりこのタイミング信号と検証用データ中のタイムデー
タとが比較され、一致した場合に、制御手段により該タ
イムデータと対をなすピンデータに更新され、各ピンエ
レクトロニクスに更新されたピンデータが出力される。

それ故、各ピンエレクトロニクス、例えば入力端子に接
続されるドライバに検証用データの入力データが与えら
れ、出力側のピンエレクトロニクス、例えばコンパレー
タに、ＤＵＴからの出力データと、制御手段からの検証
用データの出力データとが与えられて、検証用データを
用いてＤＵＴの検査が行われ得る。

（実施例） 以下に本発明を実施例について説明する。

第２図は、前述の第４図と同様にＬＳＩの任意の２個の
入力端子と１個の出力端子についての検証用データを波
形図で示したものである。この検証用データは、入力側
のＡ端子及びＢ端子に図のような入力データが入力され
た場合、出力側のＣ端子には図のような波形の出力デー
タが出力されると仮定して構成されているものであるこ
とは第４図の従来のものと同様である。しがし、この第
２図においては破線で区切られた時間間隔が検証用デー
タで用いられる基本時間であり、この時間単位は任意で
ある。

図示の検証用データでは、タイム０がら始まり、タイム
ｎではＡ端子及びＢ端子が「１」に、タイムｍ″Ｃ′Ａ
端子がｒＱ、に、タイムｐでＡ端子が「１」に、及びＢ
端子が「０」に、タイムｑでＣ端子が「１」に変化する
こと等が示されている。

このように、入出力の変化点における情報として扱われ
ているのが検証用データであり、第３図にこのデータ例
を示す。

第１図は本実施例ＬＳＩテスタの構成を説明するための
ブロック図である。タイミング発生器１は、検証用デー
タの基本時間に対応する基本タイミングを発生するもの
であり、そのタイミングのカウント値を出力する。この
タイミング発生器１には、比較器２ａ、２ｂ、２ｃが接
続されている。

各比較器２ａ〜２Ｃには、個々のピンエレクトロニクス
であるＡ端子用ドライバ４ａ、Ｂ端子用ドライバ４ｂ及
びＣ端子用コンパレータ４ｃがそれぞれ接続されている
。

各比較器２ａ〜２ｃは、各ピンエレクトロニクスの設定
タイミングを個々に行うことを可能とするために設けら
れている。それらの入力端にはタイミング発生器１の出
力するカウント値が入力され、他方入力端には図示しな
い制御手段により図示のタイムテーブル３ａ、３ｂ、３
Ｃ中のタイムデータが入力される。そして、両者が一致
した場合の比較器２ａ、２ｂ、２ｃの出力に応じて、制
御手段がタイムテーブル３ａ、３ｂ、３Ｃ中の該当のタ
イムデータに対応するピンデータを更新し、この更新さ
れたピンデータはそれぞれドライバ４ａ、４ｂ及びコン
パレータ４ｃに出力される。

従って、検証用データの基本時間に基づいて、検証用デ
ータ中の入力データがドライバ４ａ、４ｂよりＤＵＴの
Ａ端子及びＢ端子に、それぞれ入力される。ＤＯＴの出
力側のＣ端子に一方入力端が接続されたコンパレータ４
ｃの他方入力端には制御手段によりタイムチーフル３ｃ
中のピンデータが入力されている。Ｃ端子の出力と該ピ
ンデータとかコンパレータ４ｃによって比較されて出力
データと期待値データとの比較が行われ、比較判定信号
が出力される。

このようにして、各タイムテーブル３ａ〜３Ｃ中のタイ
ムデータに各ピンの変化点の相対時間が、それらのピン
データにその時の状態内容を示す情報が納められている
ので、上記の動作を順次繰り返すことにより、Ｄ［ＪＴ
の機能試験を行うことができる。

よって、個々のピンエレクトロニクスの設定タイミング
を個々に行い得るので、各ピンエレクトロニクスとして
のドライバ４ａ、４ｂへの入力波形を個々に任意の時間
に変化させることができるので、検証用データをそのま
ま用いることができる。

（発明の効果） 本発明ＬＳＩテスタでは、このように、タイミング発生
器がＣＡＤＬＳＩの検証用データの基本時間に基づいて
タイミングを発生し、個々のピンエレクトロニクスの設
定タイミングが個々に行い得るので、ＤＵＴへの入力波
形を個々に、かつ任意の時間に変化させることができる
。それ故、本発明のＬＳＩテスタは、不規則に変化する
タイミングの発生や収り込みに対応できるので、検証用
データをそのままの形式で用いてＤＵＴをテストするこ
とができ、従来のように検証用データをテスト装置に合
わせて加工する煩雑な作業を解消することが可能となる
。

０、・　　　の　　ｆ＝　日 第１図は本発明の一実施例を説明するための概略ブロッ
ク図、第２図はその実施例の検証用データを説明するた
めの波形図、第３図は検証用データの一例を示す図、第
４図は従来例における検証用データを示す波形図である
。

１・・・タイミング発生器、２ａ〜２Ｃ・・・比較器、
３ａ〜３ｃ・・・タイムテーブル、４ａ、４ｂ・・・ド
ライバ、４Ｃ・・・コンパレータ。

以上

Claims (1)

1. 【特許請求の範囲】 １、各ピンエレクトロニクスの設定タイミングを個々に
   行い得るパーピンアーキテクチュア構成を有するＬＳＩ
   テスタであって、 該ピンエレクトロニクスに入力されるピンデータとして
   、ＣＡＤＬＳＩの設計過程で生成されるタイムデータ及
   びタイムデータと対をなすピンデータを有する検証用デ
   ータを用い、 該検証用データの基本時間に応じたタイミング信号を発
   生するタイミング発生器と、 該タイミング発生器と各ピンエレクトロニクスとの間に
   、それぞれ、該タイミング発生器からのタイミング信号
   と該検証用データのタイムデータとを比較するために接
   続された比較手段と、該タイミング信号と該タイムデー
   タとが一致したことを比較手段が判断すれば、該タイム
   データと対をなすピンデータを更新し、各ピンエレクト
   ロニクスに更新されたピンデータを出力する制御手段と を備えているＬＳＩテスタ。