JPH01189218A - テストパターン発生装置 - Google Patents

テストパターン発生装置

Info

Publication number
JPH01189218A
JPH01189218A JP63013091A JP1309188A JPH01189218A JP H01189218 A JPH01189218 A JP H01189218A JP 63013091 A JP63013091 A JP 63013091A JP 1309188 A JP1309188 A JP 1309188A JP H01189218 A JPH01189218 A JP H01189218A
Authority
JP
Japan
Prior art keywords
information
input
memory
output signal
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63013091A
Other languages
English (en)
Inventor
Toshiichi Ishii
石井 敏一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP63013091A priority Critical patent/JPH01189218A/ja
Publication of JPH01189218A publication Critical patent/JPH01189218A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路などの回路の機能検査に必要な
テストパターン発生装置に関するものである。
〔発明の概要〕
本発明は回路の機能検査をする際に必要とされるテスト
パターン発生装置において、被検査回路に印加すべき入
力信号及び被検査回路より出力される出力信号の値もし
くはレベルとしての情報と入力信号もしくは出力信号の
変化時刻情報を一対の情報として被検査回路が必要とす
る信号端子数分、テストパターン発生装置内のメモリに
記憶させ、基準信号発生器からの基準信号と記憶された
入出力信号値と変化時刻情報によりテストパターンを発
生するものである。
〔従来の技術〕
従来のテストパターン発生装置は第2図で示すように、
基準信号及びタイミング発生器1からの信号をプログラ
ムカウンタ5aで受け、次に発生すべきテストパターン
を出力するか否かの情報が記憶されたメモリ5bをアク
セスする。メモリ5bからの出力とタイミング発生器1
からのタイミング情報で波形制御部6は必要とされる波
形を合成する。波形制御部6で合成された波形はレベル
制御部3にて被検査回路4が必要とするレベルとなりテ
ストパターンを発生するものである。
〔発明が解決しようとする問題点〕
しかし、従来のテストパターン発生装置は、りイミング
発生器1が発生するタイミングが有限のものであり、ま
た波形制御部6で合成できる波形も有限のものであるた
め被検査回路に印加すべき信号に対して必ずしも満足す
るものではなかった。
そこで本発明は、従来のこのような欠点を解決するため
に、任意の時刻において任意の波形を発生することが可
能なテストパターン発生装置を得ることを目的としてい
る。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明は、いかなる波形
の信号も変化以前の値から変化する時刻情報と変化後の
値情報によって表現ができることに着目し、時刻情報と
変化後の値情報により任意の信号を発生できるものであ
る。
〔作用〕
上記のようなテストパターン発生装置を得ることにより
任意の信号波形を被検査回路に印加することができるよ
うになり、回路検査のためのテストパターン発生が容易
となる。
〔実施例〕
以下に、本発明の実施例を図面に基づいて説明する。第
1回において時刻情報と変化後の値情報を記憶したメモ
リ2aの中の時刻情報とタイマ2bを比較し、一致しな
ければ基準信号発生器1からの基準信号を計数する。一
致したならば、メモIJ 2 aの中の変化後の値情報
をレベル制御部3へ出力し、レベル制御部3において被
検査回路4が必要とするレベルに制御され被検査回路4
へ印加されるものである。
〔発明の効果〕
本発明、以上説明したように任意の時刻に任意の波形を
発生することが可能とともに、テストパターン発生に必
要な情報が変化時刻情報と変化後の値情報と簡単な情報
であるため、テストパターンを例えば電子計算器で計算
させた結果をそのまま発生装置の情報として使用できる
効果がある。
【図面の簡単な説明】
第1図は、本発明に基づ(実施例のブロック図であり、
第2図は従来のテストパターン発生装置のブロック図を
示す。 1・・・基準信号及びタイミング発生器2a・・メモリ 2b・・タイマ 3・・・レベル制御部 4・・・被検査回路 5a・・プログラムカウンタ 5b・・メモリ 6・・・波形制御部 以上 出願人 セイコー電子工業株式会社 テストパターン光生系晟のブロック図 第1図 夜来のテストパ7−ン光生装置のプロフグ図第2図

Claims (1)

    【特許請求の範囲】
  1. 回路検査に必要とされる入出力信号値と入出力信号の変
    化点時刻を一対として記憶するメモリを持ち、該メモリ
    にプログラムされた入出力信号値と変化点時刻から検査
    信号を発生することを特徴とするテストパターン発生装
    置。
JP63013091A 1988-01-23 1988-01-23 テストパターン発生装置 Pending JPH01189218A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63013091A JPH01189218A (ja) 1988-01-23 1988-01-23 テストパターン発生装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63013091A JPH01189218A (ja) 1988-01-23 1988-01-23 テストパターン発生装置

Publications (1)

Publication Number Publication Date
JPH01189218A true JPH01189218A (ja) 1989-07-28

Family

ID=11823491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63013091A Pending JPH01189218A (ja) 1988-01-23 1988-01-23 テストパターン発生装置

Country Status (1)

Country Link
JP (1) JPH01189218A (ja)

Similar Documents

Publication Publication Date Title
EP0356999A3 (en) Memory tester
KR20000017333A (ko) 반도체 집적 회로 설계 및 검증 시스템
KR890015125A (ko) 정보처리장치의 자기시험회로
KR910012749A (ko) 클럭 버스트를 이용하는 집적회로 시험방법 및 장치
US6615394B2 (en) Method and apparatus for preparing a simulation model for semiconductor integrated circuit at power terminal for simulating electromagnetic interference
US5418931A (en) Method and apparatus for detecting timing errors in digital circuit designs
JPH0481675A (ja) 半導体デバイステスト装置
JPH01189218A (ja) テストパターン発生装置
JP3488315B2 (ja) 波形発生装置
JP2000090693A (ja) メモリ試験装置
JP3134409B2 (ja) Lsiテスタ
KR100336907B1 (ko) 메모리 시험장치
JP2685666B2 (ja) デジタル論理回路の動的な検査方法
JP3002575B2 (ja) 回路異常検出装置
JPH04244979A (ja) 遅延テストパターン及びその作成方法
JP2939571B2 (ja) 機能テストプログラム生成システム
JPH11191080A (ja) メモリ試験装置
JPH01240876A (ja) Lsiテスタ
JPS5855873A (ja) Icテスタ
JPH0639350Y2 (ja) Ic試験装置
JPH01254877A (ja) Lsiテスタ
JPS57169684A (en) Testing system for integrated circuit element
JPH04181183A (ja) 半導体集積回路装置の試験装置
JPH0130113B2 (ja)
JPH04340482A (ja) Ic試験装置のデバイス動作電流測定回路