JPS60163142A - 複雑なデジタルデバイスのモデリング動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、複雑な回路およびシステムの開発・テストに
用いる複雑な大規模集積回路（ＬＳＩ）または超大規模
集積回路（ＶＬＳＩ）装置の動作のモデリングに関する
。よシ詳細にいうと、本発明は、プルグラムコントロー
ルによって命令を実行することのできる装置を含む複雑
なディジタル回路およびシステムの論理シミュレーショ
ンおよび論理テストに関するものであって、本発明にお
いてはＬＳＩまたはＶＬＳＩ装置の動作特性もまた正確
にシミュレートされなければならない。特に、本発明は
、特願昭５９−９１１６２に開示されているように、ハ
ードウェアライブラリ素子を基礎とした論理シミュレー
ションモデルの開発に付随スる問題の解決手段に関する
ものである。

〔発明の背景〕

装置の論理シミュレーションモデルは、通常動作状態に
ある装置の論理動作およびタイミング動作を正確に模擬
する診断ツールである。このようなモデルの目的は、そ
の装置を含む演算ディジタルシステムの論理およびタイ
ミングの両方ともが正しいことを確かめることである。

論理シミュレーションモデルでは、内部動作および内部
構造は、シミュートされる実際の装置のそれらと同様で
ある必扱けない。ただ１つの前提条件は、外部から観察
される動作が実際の装置と等しいことである０ 従来の論理シミュレーションモデルはソフトウェアで実
現された。これに対して、本発明は、ライブラリ素子を
基礎とした論理シミュレーションモデルの開発に関する
もので、ライブラリ素子は大隊のバー　ドウエア装置で
あシ、それはまたハードウェアとソフトウェアの組合せ
によって他の２イブラリ素子と相互作用する。

ソフトウェア論理シミュレーションモデルには、２つの
型がある。すなわち、構造モデルと動作モデルである。

構造モデルは、装置の実際の内部論理構造を模擬し、そ
れによシ観察できる機能的動作が生じる。動作モデルは
、ただ単に外部の論理動作およびタイミング動作を模擬
するにすぎない。

複雑な装置のソフトウェアモデルは数多くの欠点をもっ
ている０第１に、それらは、つくるのに比較的費用と時
間が多くかかる。また、正確なモデルを設計するには、
装置の仕様を収集して完全に理解しなければならない。

このことは重大な制約となってきた。なぜなら、装置の
製造者は一般的にこのような詳細を明らかにしたがらな
いからである。さらに、装置のモデリングのために必要
な仕様は、典型的には、装置の普通のユーザに適するも
のよシずつと詳細なものである。

さらに、ソフトウェアシミュレーションモデルは、装置
機能をシミュレートするのに必要な計算量のために、速
度が遅くなる。典型的には、外部の部品をシミュレート
するのに必要な計其の量は、複雑な装置それ自身をシミ
ュレートするのに必要な計算の量に較べれば無視できる
程のものである。

事実、ソフトウェアシミュレーションモデルは、しばし
ば、あまシ遅いので実際の使用にたえないことがある。

ソフトウェア・シミュレーション−モデルのひとつの利
点として期待できるものに、シミュレートされるシステ
ムにおける未知の論理値での信号を発生し処理する能力
がある。しかし、実際の装置には、そのような未知の値
の信号の発生や理解の能力はない。結局、未知値を表わ
す信号を分析の課題にするような場合には、値が不明確
な信号を発生することになる。最初、本発明者は、この
問題がハードウェア・ライブラリ素子を中心に作られる
万能シミュレーション・モデルの開発の障害となると考
えた。以下に述べる本発明では、ハードウェア・ライブ
ラリ素子を使ってなおかつ未知像信号のシミュレートが
可能である。

〔発明の概要〕

本発明によれば、模擬しようとする物理的乃至ハード装
置とその装置を通常の動作速度で制御する手段との組合
せから成る回路システム・シミュレーション・モデルに
おいて、そのシミュレーション會モデルをあるパターン
・シーケンスで数回励起し、その各励起シーケンス中に
おいて入力シーケンスの少くとも１つの入力値を変化さ
せ、結果として生じた各出力信号のサンプルした値を比
較し、人力シーケンスでの変化の結果として異なる値を
とる特定の出力信号を未知値として設定乃至識別する方
法が得られる。

未知像信号は、基本的には、例えば、タイミング、また
は、初期化のエラーのような、内部エラーの指標として
用いられる。未知像信号のすべてを、上記の方法で確定
する必要けない。しかし、実際にこの方法によって確定
できる未知値部分は、実用に十分なだけ多くのものであ
ると判明した。

成る実施例では、システムの中でシミュレートされるべ
き他のデジタル回路を含むそのシステムのシミュレーシ
ョンモデルにおいて、マイクロプロセッサのような、例
えばスタティック又はダイナミックな回路の如き模擬さ
れる装置の現物サンプルが用いられる。現物サンプル（
ここでは、基準素子と呼ぶ）は、パーソナリティ・モジ
ュールと呼ばれる装置を介して、シミュレーション・ジ
グと呼ばれる装置に接続される。パーソナリティーモジ
ュールハ、シミュレーション・ジグに特定の基準素子を
インターフェースするための、電気的、機械的構造物を
供する目的をもっている。シミュレーション・ジグは、
コンピュータ制御システム（ここでは、論理シミュレー
タと言う）に結合され、もって、使用者がソフトウェア
・モデルかハードウェア・モデルかを知る必要がないよ
うにして、適切な入力信号を与え、がっ、その結果とし
て生ずる出力信号をサンプルする。現実に、シミュレー
ション・ライブラリの使用者は、ソフトウェア・モデル
によるコンポーネントを、タイプ金気にすることなく、
物理的なモデルをもつコンポーネントと混在させること
ができる。

発明の特定の具体化例では、入カバターンのシーケンス
が予め演算されて高速メモリにストアされる。入カバタ
ーンは、基準素子に対して、タイミングをとられた間隔
の、ビットの並列パターンである。その後、シーケンス
は基準素子に再現される。入カバターンのシーケンスの
最後に、基準素子の出力信号の出力値は、サンプルされ
、保持される。幾らかの入力値は、シーケンス内のパタ
ーン中で、任意に変更され、入カバターンのシーケンス
は同一の終了点まで繰返される。出力信号値はその後再
びサンプルされ、保持されている値と比較される。この
、変更、繰返し、サンプリング、及び、比較は、何回も
実施される。何らかの相違が、未知出力値を示す。結果
として得られたｍ力値に基づいて、本発明による論理シ
ミュレータは、オフ・ラインで次のインプット・パター
ンを演興し、前回ストアした入カバターンのシーケンス
の終了時に今回計算した入カバターンをストアし、リセ
ットＧ号線を活かすか又は基準素子にリセット・パター
ン・シーケンスを与えることによって、基準素子をリセ
ットし、更に、次の動作シーケンスによυ次の出力値セ
ットを生じさせるようにして入カバターンのシーケンス
を繰返す。

本発明によるシミュレーション・モデルは、システムの
非実時間シミュレーションを可能とする。

デジタル・システムにおいて他のデバイスのためにソフ
トウェア・モデルの使用を可能とするには非実時間シミ
ュレーションは重要であシ、開発中又はテスト中のシス
テムの各素子の複雑な数学的モデルを作る必要なくして
、システムの選択したハードウェア基準素子の実時間特
性を失うことがないものである。

本発明は添付図面を参照した以下の詳細な説明によって
十分に理解されるであろう。

〔実施例〕

本発明の理解には、本発明の方法を用いることのできる
シミュレーションシステムの動作ヲ考えるのが餌料であ
る。次に本発明の方法を一例として説明する。

第１図を参照すると、メインバス１６に接続された汎用
中央処理装置（ｃｐｕ’）１Ｂを有し、汎用ディジタル
コンピュータとして形成され得るシミュレーションシス
テム１ｕが示されＣいる。

シミュレーションシステム１０にハ、サラに、メインバ
ス１６に接続された記憶装置２０、および入出力装置（
Ｉｌｏ）２２が含まれていてもよい。

制御端末装置２４および大容量記憶装＃（マスメモリ）
２Ｂは、入出力装置２２を介してメインバス１６に接続
されている。完全にソフトウェアをベースにしたシミュ
レーションでは他にハードウェアを必要としないのに対
し、本発明においては第１のシュミレーションジグ（Ｄ
ＳＪｓ）１２および、第２のシミュレーションジグ（Ｄ
ＳＪ±　）１４の少くとも１方をメインバス１６に接続
することができる。シミュレーションジグ１２および１
４の機能は第３図に関連して説明する。

第２図を参照すると、シミュレーションシステム１０の
ソフトウェアの、記憶装置２０のメモリマツプ２８にお
ける編成態様が概略的に示されている。メモリスペース
が記憶装置２０において、メモリスペースがコンピュー
タシステムの制御プログラム３０のために予約されてい
る。システＬシミュレーションプログラム３２が、記憶
装置２０においてオブジェクト・コードとして記憶され
ている。記憶装置２０には、さらに、シミュレーション
ジグ１２および１４のデスクリプタ３６および３８に対
するポインタ３４も記憶されている。システムシミュレ
ーションプログラム用の作業データ値を含むシミュレー
タデータベース４０も記憶装置２０内にオンラインで記
憶されている０記憶装置２０はｉた大容量記憶装置２６
からのシミュレーションプログラムによって要求される
ようなデータを記憶するのにも用いられる。

第３図に示されるように、入カバターンを、入カバター
ンレジスタ５２を介して、ここで基準素子４２と称する
装置に与えるために動作するシミュレーションジグ１２
の動作を考える。（大部分の制御信号線は不必要な複雑
化を避けるために示されていない。制御機能は、商業者
によシ現在の記載から実現できるものである。）予め、
選択可能な波形、クロック速度および相対的な位相関係
を有する少なくとも１つのクロック信号が、クロック５
６によってクロックライン５７．５９および６１を介し
て、パーソナリティモジュール４６゜入カバターンレジ
スタ５２および出力レジスタ６４に与えられる。パーソ
ナリティモジュール４６は特注のインタフェース装置で
あって、汎用シミュレーションジグ１２のために、信号
レベル整合および適切なソケットを提供するものである
。

シミュレーションジグ１２は動作して一組の入力信号を
基準素子４２にクロック５６に同期して与えるが、その
入力信号は入カバターン記憶装置５０に記憶された値を
表わし、その入カバターン記憶装置５０は上記−組の定
義された入力信号パターン全部を論理シーケンスで含ん
でいる。入カバターン記憶装置５０は、遂次アクセスま
たはランダムアクセスメモリ装置であって、メモリ素子
の型に適合させて選択したコントロールラインおよびボ
ートを備えている。

各クロック周期またはクロックエツジに対応した固定時
刻で、シミュレーションジグ１２の入カバターンレジス
タ５２は、定義された入力信号パターンに応答して実時
間環境で動作しているかの如く、出力信号を発生する。

しかし、連続した全ての使用可能な入力信号パターンが
基準素子４２に与えられるまで、出力信号は、データ回
復素子すなわち出力レジスタ６４によって無視される。

最後の入力信号パターンが基準素子４２に与えられると
、クロック信号の印加が中止される。基準素子４２のど
の出力の最大指定遅延よシも大きい時間が経過する。す
ると、上記出力信号値がサンプリングされ、出力レジス
タ６４に記憶される。

そｏ後、シミュレーションジグ１２がバスバッファおよ
びバスコントローラ１５およびメインバス１６を介して
接続されているシミュレータシステム１０（第１図）は
、基準素子４２の各出力の状態を検査する。これらの状
態は出力レジスタ６４の値によって明示される。次にシ
ミュレータ１０ハ、シミュレータデータベース４０のシ
ミュレートされた出力をスケジュールして、対応する入
力変化の後固有の遅延時間で変化させる。各出力に対す
るこの指定された遅延時間は、変化する出力の同一性お
よびその変化を起こす入力の同一性の関数である。それ
は、製造者によって特定される最小遅延と最大遅延の間
で任意の値に設定でき、基準素子４２に対応する装置を
規定することによって特定されるパラメータである。（
経験的には、最大遅延時間は、とシかかつている設計の
大部分のタイミングエラーを明らかにするために選ばれ
る） 基準素子４２からのシミュレートされた出力信号に対し
てスケジュールされたシミュレータ・システム１０は、
次のシミュレートされた入力変化ないしクロック・エツ
ジが生じるまで、他の必要な値を引算し、シミュレート
された時間を進めることによって、シミュレータ・デー
タベース４０の状態を進めて行く。そのあと、シミュレ
ーション・システム１０は、基準素子４２のために形成
されるシミュレートされた入力信号の瞬時値をレコード
し、それを入カバターン・メモリ５０の中の次の位置に
ストアする。次いで、シミュレーション・システム１０
は、接続線６３のひとつ乃至それ以上の線を通して基準
素子４２に伝えられるリセット・パターン・シーケンス
乃至リセット信号を発生し、すべてのパターンをめぐる
過程をくシ返えさせるために、基準素子４２に準備させ
る。

そのあと、新たに計算されたパターンも含めて定義され
た入力信号パターンの全体が、入力信号用に予定された
時間許容値内で、パーソナリティ・モジュール４６を通
じて基準素子４２に順次提供される。この過程は、シミ
ュレーションの全動作が実行され、かつ基準素子４２に
与えられる一連の定義された全パターンが実行されるま
で、繰シ返される。

第４図には、本発明の一例としてのシミュレーション・
タスクが概略で示されている。このタスクは、未知値Ｕ
を、入力シーケンス１０２中の任意ｐ時刻１Ｘにおいて
、第１の入力端子Ｘに、および、第２の入力端子Ｙのよ
うな他の入力端子に、与えた結果をシミュレートするこ
とである。第４図は、２進法の１とＯ及び未知数の形式
の信号であって、入力端子ＸとＹに与えられ、かつ基準
素子４４の出力端子２から生じた信号のシーケンスを示
している。

出力端子２における出力シーケンス１１２が生じこれは
、時刻ｔｘとそれ以後の未知ｅＵの結果を反映している
筈である。多数の入力端子および多数の出力端子があっ
てもよく、入力シーケンスは、相当に長く、シミュレー
ション・タスクごトニ異なシ得るという点で、初歩的な
ものが図示されている。

この例において、２つの未知値Ｕが、４番目のパターン
・タイミングに同時に与えられ、４番目のパターン・タ
イミングにおける出力値は、シミュレートされるシステ
ムのフィードバック回路構成に起因して、パターン・タ
イミングｔｘ＋１とそれ以後におけるＸ入力値に何らか
の作用を及はし得る。

本発明では、未知値は既知の値によってモデリングされ
、統計的な意味をもつ択一的な複数のシーケンスが基準
素子４４に与えられる。どのシーケンスも、２進法実数
値の信号、すなわち、デジタルの１とＯだけから成って
いる。次に、出力シーケンスが調べられ、相互に比較さ
れて、未知値がどのように基準素子４４中を伝送された
か、出力に影響を及ぼしていればどのように影響したか
、が決定される。

第５図、第５Ａ図は本発明による方法を示している。第
５Ａ図のシーケンスＸとＹのパターン■は、入力端子Ｘ
とＹに対する入力シーケンスを表わしておシ、この場合
時刻１Ｘに２つの未知値Ｕをもっている。２つの未知値
については、４つの組合わせが可能である。すなわち、
第５図の入力シーケンス■、■、■、■に示すとお、９
０１：１１：００：１０である。一般的に、ｎ個の未知
の２進法人力値に対しては　２１個の組合せが可能であ
る。

そのようなシーケンスに対する出力の応答がどうである
かを決めるために、可能なシーケンスをすべて、一度に
ひとつづつ、基準素子４４の入力端子ＸとＹに与える０
出力端子２に生じる出力信号のシーケンスは、例えば、
バッファ・メモリ３００に記録され保存される。次に、
そのようにして発生された出力シーケンスのそれぞれは
、各桁ごと即ち各サンプルごとに比較器３１０によりそ
の余のシーケンスのそれぞれと比較され相違が確認され
る。どのシーケンス相互間にも相違がなければ、入力端
子ＸとＹに与えられた未知値は、基準素子４４を通って
出力端子２には伝わらなかったと結論づけられる。次い
で、シナリオＡの様に、シミュレータ機能素子３２０が
、出力シーケンスをあいまいでないシーケンス３３０に
設定する。逆に、シナリオＢの様に、相違が認められれ
ば、未知値が実際に基準素子４４を通って伝わったと結
論できる。そこで、シミュレータの機能素子３２０は、
結果として生じた出力シーケンス３４０中で相違の認め
られたサンプルを「未知値Ｉ」にセットし、未知値の基
準素子４４中での伝播を反映させる。

そして、その結果の出力シーケンス３４０は、これを利
用する後続の装置（図示してない）に与えられる。

実際のシミュレータにおいては、メモリの大きさに限度
がちシ、かつ、時間の制約があるので、未知値を持つ入
力シーケンスを表わす、入力シーケンスの可能な変形の
すべてを、基準素子に与えることは、入力端子の数と入
カバターンの長さの点から事実上不可能となシ得る。統
計的には、出力中の未知のサンプルの多くは、起シうる
入力シーケンスのごく一部を用いれば決定できる０どう
しても、パターンは少なくとも二つ必要である０その二
つのパターンは、任意の長さでよく、サンプルの１つの
相違からサンプルのすべての相違までの範囲で相違して
いればよい。

以上、本発明を特定の実施例について説明したＯ他の実
施例も当業者には明らかであろう。それ故、本発明の範
囲は、特許請求の範囲の記載のみによって限定される。

【図面の簡単な説明】

第１図は、シミュレーションモデリング装置を備、ｔ　
ｆｃシミュレーションシステムのブロック図テある。 第２図は、コンピュータ制御シミュレーションシステム
のメモリマツプを示す図である。 第３図は、本発明によって動作するシミュレーションジ
グのブロック図でちる０ 第４図ｔｉ、シミュレーション・タスクを説明するため
の概略図である０ 第５図および第５Ａ図は、本発明によって未知値をシミ
ュレートする方法を説明するための図である。 １０・・・・シミュレーションシステム、１６・・１１
１１メインバス、１２・・・ｅシミュレーションジグ、
２８・ｅ・・メモリマツ７’、４２゜４４・・・・基準
素子、５０・・パ−人カッ（ターン記憶装置、５２．５
４−・・・入カッくターンレジスタ、６０，６２・・・
・入力インピーダンスデコーダ、６４．６６−＠中奉出
力レジスタ、３００１１１１＠・パンツアメモリ、３２
０・・・・シミュレータ機能素子。 特許出願人　ヴアリツド・ロジック・システムズ・イン
コーホレーテッド 代理人山　川　政　樹（雌か２名）

Claims (1)

1. 【特許請求の範囲】 （１）　デジタル回路システムの動作をシミュレートす
   るための装置において、上記デジタル回路システムにて
   動作の基準素子として用いられる、複雑なデジタルデバ
   イスの物理的標本のモデリング動作方法であって、 前記複雑なデジタルデバイスの少くとも１つの入力端子
   に、第１のデジタル値信号シーケンスを与える付与ステ
   ップと； 前記複雑なデジタルデバイスの少くとも１つの選択され
   た出力端子における、前記第１のデジタル値信号シーケ
   ンスに応じた第１のレスポンスを記録するステップと； 未知入力値を与えるべく、前記第１のデジタル値信号シ
   ーケンスとは少くとも１つの要素が相違している第２の
   デジタル値信号シーケンスを、前記第１のデジタル値信
   号を与えたときと同一の条件下で、前記複雑なデジタル
   デバイスの前記入力一端子に与える付与ステップと； 前記複雑なデジタルデバイスの前記出力端子における、
   前記第２のデジタル値信号シーケンスに応じた第２のレ
   スポンスを記録するステップと；前記第１のレスポンス
   を前記第２のレスポンスどサンプルごとに比較するステ
   ップと；前記複雑なデジタルデバイスの前記出力端子に
   おける、前記第１のレスポンスの値が前記第２のレスポ
   ンスの値と異なる場合に、レスポンスの相違を示す出力
   信号を発生するステップとを含む棲雑なデジタルデバイ
   スのモデリング動作方法。 （２、特許請求の範囲第１項記載の方法において、前記
   付与ステップは、前記システムの動作に附随するクロッ
   ク・レートとは異なるクロック・レートで生じるように
   されている方法。 （３）％許η青求の範囲第１項記載の方法において、前
   記第１および第２のデジタル信号値シーケンス間におけ
   る程には相違しない値のレスポンスを生じるサンプルの
   何れに対してもデジタル値表現を持つ特別に予め定めら
   れた出力信号を生じるステップを含む方法。 （４）特許請求の範囲第１項記載の方法において、前記
   レスポンスの相違を示す出力信号は、前記第１および第
   ２のレスポンスのそれらの値が未知であることを一特定
   する信号である方法。 （５）特許請求の範囲第１項記載の方法において、入力
   シーケンスの可能な変形の一部のみが前記入力端子に与
   えられる方法。 （６）特許請求の範囲第５項記載の方法において、上記
   の一部は２分の１よりも少い方法０（７）特許請求の範
   囲第５項記載の方法において、少くとも２つのシーケン
   スが用いられる方法。 （８）％許請求の範囲第４項に記載の方法において、前
   記レスポンスの相違の発生の特定に用いるために、前記
   レスポンスの相違が特定された、前記レスポンス信号の
   各摸索について、前記レスポンスの相違を示す出力信号
   は置換されている方法。