JPH0669244A - Manufacture of junction field-effect - Google Patents
Manufacture of junction field-effectInfo
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、接合型電界効果トラン
ジスタ(JFET)の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a junction field effect transistor (JFET).
【0002】[0002]
【従来の技術】図2は接合型電界効果トランジスタ(J
FET)の構造を示す図である。図2を参照すると、こ
のJFETは、第一導電型のバックゲート領域1と、第
二導電型のチャネル領域2と、ソースとなる第二導電型
の高濃度領域3と、ドレインとなる第二導電型の高濃度
領域4と、ゲートとなる第一導電型の高濃度領域5とを
有し、第二導電型の高濃度領域3,4と第一導電型の高
濃度領域5とは、層間絶縁膜9に形成されたコンタクト
ホールを介して金属電極10にそれぞれ接続されてい
る。2. Description of the Related Art FIG. 2 shows a junction type field effect transistor (J
It is a figure which shows the structure of FET. Referring to FIG. 2, this JFET has a back-gate region 1 of a first conductivity type, a channel region 2 of a second conductivity type, a high-concentration region 3 of a second conductivity type serving as a source, and a second region serving as a drain. It has a high-concentration region 4 of the conductivity type and a high-concentration region 5 of the first conductivity type serving as a gate, and the high-concentration regions 3 and 4 of the second conductivity type and the high-concentration region 5 of the first conductivity type are The metal electrodes 10 are connected to each other through contact holes formed in the interlayer insulating film 9.
【0003】図3(a),(b)および図4(a)乃至
(e)は図2に示すJFETの従来の製造工程を示す図
である。従来では、先づ、第一導電型のバックゲート領
域1に第二導電型のチャネル領域2を形成するため、図
3(a)に示すように、レジスト膜6をマスクとして、
第一導電型のバックゲート領域1に第二導電型不純物7
のイオン注入を行なう。しかる後、図3(b)に示すよ
うに、レジスト膜6を除去した後、アニールを行ない、
第一導電型のバックゲート領域1に第二導電型のチャネ
ル領域2を形成する。3A and 3B and FIGS. 4A to 4E are views showing a conventional manufacturing process of the JFET shown in FIG. Conventionally, in order to previously form the second conductivity type channel region 2 in the first conductivity type back gate region 1, as shown in FIG. 3A, the resist film 6 is used as a mask.
Impurities 7 of the second conductivity type are formed in the back gate region 1 of the first conductivity type.
Ion implantation is performed. Then, as shown in FIG. 3B, after removing the resist film 6, annealing is performed,
A second conductivity type channel region 2 is formed in the first conductivity type back gate region 1.
【0004】次いで、ソース3とドレイン4を形成する
ため、図4(a)に示すように、レジスト膜6をマスク
として第二導電型不純物7のイオン注入を行なう。ま
た、ゲート5を形成するため、図4(b)に示すよう
に、レジスト膜6をマスクとして第一導電型不純物8の
イオン注入を行なう。しかる後、図4(c)に示すよう
に、レジスト膜6を除去した後、アニールを行ない,第
二導電型のチャネル領域2にソース3,ドレイン4,ゲ
ート5を形成し、しかる後、層間絶縁膜9を堆積する。
次いで、図4(d)に示すように、レジスト膜6をマス
クとして層間絶縁膜9をエッチングし、コンタクトホー
ルを形成する。その後、図4(e)に示すように、金属
膜を堆積し、これをパターンニングして金属電極10を
形成し、図2に示すようなJFETを作製することがで
きる。Then, in order to form the source 3 and the drain 4, as shown in FIG. 4A, ion implantation of the second conductivity type impurity 7 is performed using the resist film 6 as a mask. Further, in order to form the gate 5, as shown in FIG. 4B, the first conductivity type impurity 8 is ion-implanted using the resist film 6 as a mask. Then, as shown in FIG. 4C, after removing the resist film 6, annealing is performed to form a source 3, a drain 4 and a gate 5 in the second conductivity type channel region 2, and then, the interlayer The insulating film 9 is deposited.
Next, as shown in FIG. 4D, the interlayer insulating film 9 is etched using the resist film 6 as a mask to form a contact hole. Thereafter, as shown in FIG. 4E, a metal film is deposited, and this is patterned to form the metal electrode 10, so that the JFET as shown in FIG. 2 can be manufactured.
【0005】[0005]
【発明が解決しようとする課題】ところで、JFETの
ゲート耐圧は、一般的には、ゲート5とチャネル領域2
の逆方向耐圧により決定されるが、素子の微細化に伴
い、ゲート5とドレイン4の距離と不純物濃度とにより
ゲート耐圧が決定されることが多くなってきた。この場
合、上述のような製造方法では、ソース3,ドレイン4
の位置を決める写真製版工程と、ゲート5の位置を決め
る写真製版工程とが、図4(a),(b)のように別々
の工程でなされるので、各工程間のアライメントのばら
つきにより、ゲート5とドレイン4の距離がばらつき、
その結果、JFETのゲート耐圧がばらつくという問題
があった。By the way, the gate breakdown voltage of a JFET is generally the same as that of the gate 5 and the channel region 2.
The reverse breakdown voltage is determined, but with the miniaturization of the element, the gate breakdown voltage is often determined by the distance between the gate 5 and the drain 4 and the impurity concentration. In this case, in the manufacturing method as described above, the source 3 and the drain 4 are
The photolithography process for deciding the position of and the photolithography process for deciding the position of the gate 5 are performed in separate steps as shown in FIGS. 4 (a) and 4 (b). The distance between the gate 5 and the drain 4 varies,
As a result, there is a problem that the gate breakdown voltage of the JFET varies.
【0006】本発明は、ゲートとドレインとの距離のば
らつきを低減し、ゲート耐圧のばらつきの少ない接合型
電界効果トランジスタを作製することの可能な接合型電
界効果トランジスタの製造方法を提供することを目的と
している。The present invention provides a method for manufacturing a junction field effect transistor capable of manufacturing a junction field effect transistor in which variation in distance between a gate and a drain is reduced and variation in gate breakdown voltage is small. Has an aim.
【0007】[0007]
【課題を解決するための手段】図1(a)乃至(f)は
本発明による接合型電界効果トランジスタ(JFET)
の製造工程例を示す図である。なお、図1(a)乃至
(f)の製造工程は、図2に示したJFETを製造する
ためのものであり、図1(a)乃至(f)の工程の前工
程として、図3(a),(b)に示した工程がなされる
ものとする。1 (a) to 1 (f) show a junction field effect transistor (JFET) according to the present invention.
It is a figure which shows the example of a manufacturing process. The manufacturing steps of FIGS. 1A to 1F are for manufacturing the JFET shown in FIG. 2. As a pre-process of the steps of FIGS. The steps shown in a) and (b) are performed.
【0008】すなわち、本発明によるJFETの作製に
おいても、図3(a),(b)に示すように、先づ、第
一導電型のバックゲート領域1に第二導電型のチャネル
領域2を形成する。しかる後、図1(a)に示すように
層間絶縁膜9を堆積する。次いで、図1(b)に示すよ
うに、レジスト膜6をマスクとして層間絶縁膜9をエッ
チングし、ソース,ドレイン,ゲートとなるべき部分に
コンタクトホール11を形成する。次いで、図1(c)
に示すように、ゲートとなるべき部分をレジスト膜6で
覆い、レジスト膜6と層間絶縁膜9をマスクとして、ソ
ース,ドレイン,となるべき部分に第二導電型不純物7
のイオン注入を行ない、第二導電型の高濃度領域3,4
を形成する。しかる後、図1(d)に示すように、ソー
ス,ドレインとなるべき部分をレジスト膜6で覆い、こ
のレジスト膜6と層間絶縁膜9をマスクとして、ゲート
となるべき部分に第一導電型不純物8のイオン注入を行
ない、第一導電型の高濃度領域5を形成する。しかる
後、図1(e)に示すように、レジスト膜6を除去し、
アニールを行ない、第二導電型の高濃度領域3,4をソ
ース,ドレインとしてそれぞれ形成し、また第一導電型
の高濃度領域5をゲートとして形成する。その後、図1
(f)に示すように、金属膜を堆積し、これをパターニ
ングして金属電極10を形成し、図2に示したJFET
を形成することができる。That is, also in the fabrication of the JFET according to the present invention, as shown in FIGS. 3A and 3B, first, the second conductivity type channel region 2 is formed in the first conductivity type back gate region 1. Form. Then, as shown in FIG. 1A, the interlayer insulating film 9 is deposited. Next, as shown in FIG. 1B, the interlayer insulating film 9 is etched using the resist film 6 as a mask to form contact holes 11 in the portions to be the source, drain and gate. Then, FIG. 1 (c)
As shown in FIG. 3, a portion to be a gate is covered with a resist film 6, and the resist film 6 and the interlayer insulating film 9 are used as a mask to form a second conductivity type impurity 7 in a portion to be a source and a drain.
Ion implantation of the second conductivity type high concentration regions 3 and 4
To form. After that, as shown in FIG. 1D, the portions to be the source and the drain are covered with a resist film 6, and the resist film 6 and the interlayer insulating film 9 are used as a mask to make the portion to be the gate the first conductivity type. Ions of impurities 8 are implanted to form the high-concentration region 5 of the first conductivity type. Then, as shown in FIG. 1E, the resist film 6 is removed,
Annealing is performed to form the high-concentration regions 3 and 4 of the second conductivity type as the source and the drain, respectively, and the high-concentration region 5 of the first conductivity type is formed as the gate. Then, Figure 1
As shown in (f), a metal film is deposited and patterned to form a metal electrode 10, and the JFET shown in FIG. 2 is formed.
Can be formed.
【0009】上記のように、この製造工程では、ソー
ス,ドレイン,ゲートとなるべき部分に1つの工程で同
時にコンタクトホール11を形成し、ソース,ドレイン
となるべき第二導電型の高濃度領域3,4を、ゲートと
なるべき部分を覆ったレジスト膜6と予めコンタクトホ
ールを形成した層間絶縁膜9とをマスクとして、コンタ
クトホール11に対しセルファラインで形成し、また、
ゲートとなるべき第一導電型の高濃度領域5を、ソー
ス,ドレインとなるべき部分を覆ったレジスト膜6と予
めコンタクトホールを形成した層間絶縁膜9とをマスク
として、コンタクホールに対しセルファラインで形成す
るようにしており、層間絶縁膜9に予めコンタクトホー
ル11を形成し、ソース3,ドレイン4,ゲート5をコ
ンタクトホールに対してセルファラインで形成すること
により、ゲート5とドレイン4の距離をばらつきの極め
て少ないものにすることができ、微細化に伴ってゲート
5とドレイン4との距離が非常に小さくなる場合でも、
ゲート耐圧のばらつきが少ないJFETを実現すること
ができる。As described above, in this manufacturing process, the contact holes 11 are simultaneously formed in one step in the portions to be the source, drain, and gate, and the high-concentration region 3 of the second conductivity type to be the source and drain is formed. , 4 are formed by self-alignment with respect to the contact holes 11 using the resist film 6 covering the portions to be gates and the interlayer insulating film 9 in which contact holes are formed in advance as masks, and
Using the first-conductivity-type high-concentration region 5 to be a gate as a mask, the resist film 6 covering the portions to be a source and a drain and the interlayer insulating film 9 in which a contact hole is formed in advance are used as masks for self-alignment. The contact hole 11 is previously formed in the interlayer insulating film 9, and the source 3, the drain 4, and the gate 5 are formed by self-alignment with respect to the contact hole, so that the distance between the gate 5 and the drain 4 is increased. Can be made extremely small in variation, and even if the distance between the gate 5 and the drain 4 becomes extremely small due to miniaturization,
It is possible to realize a JFET with less variation in gate breakdown voltage.
【0010】なお、上記の例では、ソース3,ドレイン
4となるべき部分へのイオン注入をゲート5となるべき
部分へのイオン注入よりも先に行なっているが、この順
序は逆にしても良い。すなわち、図1(c)の工程と図
1(d)の工程とを逆にしても良い。また、上記例で
は、ソース3,ドレイン4,ゲート5となるべき部分へ
のイオン注入が全てなされた後にアニールを行なってい
るが、ソース3,ドレイン4となるべき部分へのイオン
注入を行なった後にアニールを行ない、また、ゲート5
となるべき部分へのイオン注入を行なった後にアニール
を行なうというように、各々のイオン注入後に、それぞ
れアニールを行なっても良い。In the above example, the ion implantation into the portions to become the source 3 and the drain 4 is performed before the ion implantation into the portion to become the gate 5, but the order may be reversed. good. That is, the process of FIG. 1C and the process of FIG. 1D may be reversed. Further, in the above example, the annealing is performed after the ion implantation into all the portions to become the source 3, the drain 4 and the gate 5, but the ion implantation into the portions to become the source 3 and the drain 4 is performed. Annealed later, gate 5
Annealing may be performed after each ion implantation such that annealing is performed after ion implantation is performed on a portion to be formed.
【0011】[0011]
【実施例】以下、本発明の実施例について説明する。こ
の実施例では、先づ、抵抗率6ΩcmのP型シリコン基
板に所定のレジストパターンを形成し、イオン注入法に
よりリンイオンを加速エネルギー150keV、ドーズ
量2.0E12/cm2でP型シリコン基板の表面に注
入し、その後、レジストを除去し、1100℃の窒素雰
囲気の電気炉の中で10時間アニールを行ない、注入イ
オンを活性化させて第一導電型のバックゲート領域1と
なるN型ウェルを作製した。EXAMPLES Examples of the present invention will be described below. In this example, first, a predetermined resist pattern was formed on a P-type silicon substrate having a resistivity of 6 Ωcm, phosphorus ions were accelerated by an ion implantation method at an acceleration energy of 150 keV, and a dose amount of 2.0E12 / cm 2 was used. Then, the resist is removed, and annealing is performed for 10 hours in an electric furnace in a nitrogen atmosphere at 1100 ° C. to activate the implanted ions to form an N-type well to be the first conductivity type back gate region 1. It was made.
【0012】次いで、隣り合うJFETの素子間分離を
行なうため、通常のLOCOS法によりバックゲート領
域1を分離した。次いで、チャネル領域2を形成するた
めに、所定のレジストパターンを形成し、イオン注入法
により加速エネルギー70keV、ドーズ量3.0E1
3/cm2でボロンイオンを注入してから、レジストを
除去し、しかる後、950℃の窒素雰囲気中で10時間
アニールすることにより注入イオンを活性化し、チャネ
ル領域2を形成した。Next, the back gate region 1 was separated by the normal LOCOS method in order to separate the elements of the adjacent JFETs. Next, in order to form the channel region 2, a predetermined resist pattern is formed, the acceleration energy is 70 keV and the dose amount is 3.0E1 by the ion implantation method.
After implanting boron ions at 3 / cm 2 , the resist was removed, and thereafter, the implanted ions were activated by annealing in a nitrogen atmosphere at 950 ° C. for 10 hours to form a channel region 2.
【0013】次いで、CVD法を用いてSiO2を80
00Å堆積し、層間絶縁膜9を形成した。しかる後、レ
ジスト膜6をマスクとして、層間絶縁膜9をCHF3系
のガスを用いてドライエッチングし、ソース,ドレイ
ン,ゲートとなるべき部分,およびバックゲート電極取
り出し部分にコンタクトホール11を形成した。次い
で、ゲートとなるべき部分,およびバックゲート電極取
り出し部分をレジストパターン6で覆い、このレジスト
パターン6と層間絶縁膜9とをマスクとして、ソース,
ドレインとなるべき部分にイオン注入法により、加速エ
ネルギー50keV、ドーズ量5.0E15/cm2で
BF2イオンを注入し、しかる後、レジストを除去し
た。次いで、レジストパターン6を形成し、このレジス
トパターン6と層間絶縁膜9とをマスクとして、ゲート
となるべき部分およびバックゲート電極取り出し部分
に、イオン注入法により、加速エネルギー50keV、
ドーズ量5.0E15/cm2でヒ素イオンを注入し、
しかる後、レジストを除去した。レジストを除去後、9
00℃の窒素雰囲気の電気炉の中で1時間アニールする
ことにより、注入イオンを活性化し、ソース3,ドレイ
ン4,ゲート5およびバックゲート電極取り出し部を形
成した。しかる後、希フッ酸系の溶液に浸して、酸化膜
を除去し、次いでスパッタ法によりアルミニウム合金を
堆積し、このアルミニウム合金をパターニングすること
により金属電極10を形成して、PチャネルJFETを
完成させた。Next, 80% of SiO 2 is deposited by the CVD method.
Then, an interlayer insulating film 9 was formed. Then, using the resist film 6 as a mask, the interlayer insulating film 9 was dry-etched using a CHF 3 -based gas to form contact holes 11 in the source, drain, gate portions, and back gate electrode extraction portions. . Then, a portion to be a gate and a portion for taking out the back gate electrode are covered with a resist pattern 6, and the resist pattern 6 and the interlayer insulating film 9 are used as a mask to form a source,
BF 2 ions were implanted into the portion to be the drain by an ion implantation method at an acceleration energy of 50 keV and a dose amount of 5.0E15 / cm 2 , and then the resist was removed. Next, a resist pattern 6 is formed, and by using the resist pattern 6 and the interlayer insulating film 9 as a mask, an acceleration energy of 50 keV is applied to a portion to be a gate and a back gate electrode extraction portion by an ion implantation method.
Arsenic ions are implanted at a dose of 5.0E15 / cm 2 ,
After that, the resist was removed. After removing the resist, 9
The implanted ions were activated by annealing in an electric furnace in a nitrogen atmosphere at 00 ° C. for 1 hour to form a source 3, a drain 4, a gate 5 and a back gate electrode extraction portion. Then, it is dipped in a dilute hydrofluoric acid-based solution to remove the oxide film, and then an aluminum alloy is deposited by a sputtering method, and the aluminum alloy is patterned to form a metal electrode 10 to complete a P-channel JFET. Let
【0014】このようにして作製されたPチャネルJF
ETでは、ゲート5とチャネル領域2の逆方向耐圧は
7.5Vであり、ゲート5とドレイン4の距離を3μm
以下にすると、ゲート耐圧が下がり始めた。また、ゲー
ト5とドレイン4の距離を2μmにしたとき、従来の方
法によるJFETのゲート耐圧は5V±1Vのばらつき
があったが、本発明によれば、このばらつきを5V±
0.2Vに改善することができた。P-channel JF produced in this way
In ET, the reverse breakdown voltage of the gate 5 and the channel region 2 is 7.5 V, and the distance between the gate 5 and the drain 4 is 3 μm.
After that, the gate breakdown voltage started to fall. Further, when the distance between the gate 5 and the drain 4 was set to 2 μm, the gate breakdown voltage of the JFET by the conventional method had a variation of 5 V ± 1 V. According to the present invention, this variation is 5 V ± 1 V.
It could be improved to 0.2V.
【0015】[0015]
【発明の効果】以上に説明したように、本発明によれ
ば、ソース,ドレイン、ゲートとなるべき各部分にコン
タクトホールを形成した後、ゲートとなるべき部分を覆
い、ソース,ドレインとなるべき部分に第二導電型不純
物のイオンを注入し、また、ソース,ドレインとなるべ
き部分を覆い、ゲートとなるべき部分に第一導電型不純
物のイオンを注入するようにしているので、ゲートとド
レインとの距離をほぼ一定に精度良く形成することがで
き、従来に比べて、ゲート耐圧のばらつきの極めて少な
いJFETを実現することができる。As described above, according to the present invention, after the contact holes are formed in the portions to be the source, drain and gate, the portions to be the gate should be covered to become the source and drain. Ions of the second conductivity type impurity are implanted into the portion, and the portions of the source and drain to be covered are covered with the ions of the first conductivity type impurity into the portion to be the gate. It is possible to form the JFET with a substantially uniform distance from the gate electrode with high accuracy, and it is possible to realize a JFET in which the variation in gate breakdown voltage is extremely small as compared with the related art.
【図1】(a)乃至(f)は本発明に係る接合型電界効
果トランジスタの製造工程例を示す図である。1A to 1F are views showing an example of a manufacturing process of a junction field effect transistor according to the present invention.
【図2】接合型電界効果トランジスタの構造を示す図で
ある。FIG. 2 is a diagram showing a structure of a junction field effect transistor.
【図3】(a),(b)は図1(a)乃至(f)の製造
工程の前工程を示す図である。3 (a) and 3 (b) are views showing a pre-process of the manufacturing process of FIGS. 1 (a) to 1 (f).
【図4】(a)乃至(e)は従来の接合型電界効果トラ
ンジスタの製造工程例を示す図である。4A to 4E are views showing an example of a manufacturing process of a conventional junction field effect transistor.
1 第一導電型のバックゲート
領域 2 チャネル領域 3 ソース(第二導電型の高濃
度領域) 4 ドレイン(第二導電型の高
濃度領域) 5 ゲート(第一導電型の高濃
度領域) 6 レジスト膜 7 第二導電型不純物 8 第一導電型不純物 9 層間絶縁膜 10 金属電極DESCRIPTION OF SYMBOLS 1 1st conductivity type back gate region 2 Channel region 3 Source (2nd conductivity type high concentration region) 4 Drain (2nd conductivity type high concentration region) 5 Gate (1st conductivity type high concentration region) 6 Resist Film 7 Second conductivity type impurity 8 First conductivity type impurity 9 Interlayer insulating film 10 Metal electrode
Claims (3)
部分にコンタクトホールを形成する工程と、前記各部分
にコンタクトホールを形成した後、ゲートとなるべき部
分を覆い、ソース,ドレインとなるべき部分に第二導電
型不純物のイオン注入を行なう工程と、ソース,ドレイ
ンとなるべき部分を覆い、ゲートとなるべき部分に第一
導電型不純物のイオン注入を行なう工程とを有している
ことを特徴とする接合型電界効果トランジスタの製造方
法。1. A step of forming a contact hole in each portion to be a source, a drain and a gate, and a portion to be a source and a drain after covering a portion to be a gate after forming a contact hole in each of the portions. And a step of implanting ions of the second conductivity type impurity into the substrate, and a step of implanting ions of the first conductivity type impurity into the part to be the source and drain and to the gate. And a method for manufacturing a junction field effect transistor.
スタの製造方法において、前記ソース,ドレインとなる
べき部分への第二導電型不純物のイオン注入は、前記コ
ンタクトホールに対してセルファラインでなされ、ま
た、前記ゲートとなるべき部分への第一導電型不純物の
イオン注入は、前記コンタクトホールに対してセルファ
ラインでなされることを特徴とする接合型電界効果トラ
ンジスタの製造方法。2. The method for manufacturing a junction field effect transistor according to claim 1, wherein the ion implantation of the second conductivity type impurity into the portions to be the source and the drain is performed by self-alignment with respect to the contact hole. Further, the method for manufacturing a junction field effect transistor, wherein the ion implantation of the first conductivity type impurity into the portion to be the gate is performed by self-alignment with respect to the contact hole.
スタの製造方法において、前記ソース,ドレインとなる
べき部分に第二導電型不純物がイオン注入され、前記ゲ
ートとなるべき部分に第一導電型不純物がイオン注入さ
れた後、各注入イオンをアニールにより活性化し、ソー
ス,ドレイン,ゲートを形成するようになっていること
を特徴とする接合型電界効果トランジスタの製造方法。3. The method of manufacturing a junction field effect transistor according to claim 1, wherein a second conductivity type impurity is ion-implanted into the portions to be the source and drain, and the first conductivity type is into the portion to be the gate. A method for manufacturing a junction field effect transistor, characterized in that after implanting impurities, each implanted ion is activated by annealing to form a source, a drain and a gate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24413492A JPH0669244A (en) | 1992-08-20 | 1992-08-20 | Manufacture of junction field-effect |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24413492A JPH0669244A (en) | 1992-08-20 | 1992-08-20 | Manufacture of junction field-effect |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0669244A true JPH0669244A (en) | 1994-03-11 |
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ID=17114272
Family Applications (1)
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---|---|---|---|
JP24413492A Pending JPH0669244A (en) | 1992-08-20 | 1992-08-20 | Manufacture of junction field-effect |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0669244A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008053534A (en) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | Junction type fet and manufacturing method thereof |
-
1992
- 1992-08-20 JP JP24413492A patent/JPH0669244A/en active Pending
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