JPH0667937A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPH0667937A JPH0667937A JP4222381A JP22238192A JPH0667937A JP H0667937 A JPH0667937 A JP H0667937A JP 4222381 A JP4222381 A JP 4222381A JP 22238192 A JP22238192 A JP 22238192A JP H0667937 A JPH0667937 A JP H0667937A
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- JP
- Japan
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- pulse
- cpu
- detection circuit
- pulse detection
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】複数のＣＰＵを持つ回路のＣＰＵ監視回路で、
パルス検出回路を一つにして回路構成を簡単にする。 【構成】ＣＰＵ１１はＣＰＵ１２のパルス検出端子へ一
定時間以内の間隔でパルスａを送出する。ＣＰＵ１２は
このパルスａを受信した場合、このパルスａをトリガと
してパルス検出回路１３にパルスｂを送出する。パルス
検出回路１３は、一定時間以内にパルスｂの入力が検出
されなかった場合、これらＣＰＵ１１，１２のいずれが
誤動作したものとして、ＣＰＵ１１及びＣＰＵ１２に対
しリセットｃをかける。
パルス検出回路を一つにして回路構成を簡単にする。 【構成】ＣＰＵ１１はＣＰＵ１２のパルス検出端子へ一
定時間以内の間隔でパルスａを送出する。ＣＰＵ１２は
このパルスａを受信した場合、このパルスａをトリガと
してパルス検出回路１３にパルスｂを送出する。パルス
検出回路１３は、一定時間以内にパルスｂの入力が検出
されなかった場合、これらＣＰＵ１１，１２のいずれが
誤動作したものとして、ＣＰＵ１１及びＣＰＵ１２に対
しリセットｃをかける。
Description
【０００１】
【産業上の利用分野】本発明は複数の中央演算装置（Ｃ
ＰＵ）の動作を監視するＣＰＵ監視回路に関する。
ＰＵ）の動作を監視するＣＰＵ監視回路に関する。
【０００２】
【従来の技術】従来のＣＰＵ監視回路のブロック図を図
２に示す。ＣＰＵ監視回路は、ＣＰＵ２１と、このＣＰ
Ｕ２１からのパルス出力を検出するパルス検出回路２２
と、ＣＰＵ２３と、このＣＰＵ２３からのパルス出力を
検出するパルス検出回路２４とで構成される。ＣＰＵ２
１は一定時間以内の間隔でパルス検出回路２２にパルス
ｄを送出する。パルス検出回路２２は、一定時間以内に
パルスｄが入力されなかった場合、ＣＰＵ２１が誤動作
しているものとしてＣＰＵ２１とＣＰＵ２３とにリセッ
トｆをかける。また、ＣＰＵ２３は一定時間以内の間隔
でパルス検出回路２４にパルスｅを送出する。パルス検
出回路２４は、一定時間以内にパルスｅが入力されなか
った場合、ＣＰＵ２３が誤動作しているものとしてＣＰ
Ｕ２１とＣＰＵ２３とにリセットｇをかける。
２に示す。ＣＰＵ監視回路は、ＣＰＵ２１と、このＣＰ
Ｕ２１からのパルス出力を検出するパルス検出回路２２
と、ＣＰＵ２３と、このＣＰＵ２３からのパルス出力を
検出するパルス検出回路２４とで構成される。ＣＰＵ２
１は一定時間以内の間隔でパルス検出回路２２にパルス
ｄを送出する。パルス検出回路２２は、一定時間以内に
パルスｄが入力されなかった場合、ＣＰＵ２１が誤動作
しているものとしてＣＰＵ２１とＣＰＵ２３とにリセッ
トｆをかける。また、ＣＰＵ２３は一定時間以内の間隔
でパルス検出回路２４にパルスｅを送出する。パルス検
出回路２４は、一定時間以内にパルスｅが入力されなか
った場合、ＣＰＵ２３が誤動作しているものとしてＣＰ
Ｕ２１とＣＰＵ２３とにリセットｇをかける。
【０００３】
【発明が解決しようとする課題】上述したように従来の
ＣＰＵ監視回路では、例えば、二つのＣＰＵに対してそ
れぞれ別のパルス検出回路が必要とされる。このため、
回路構成が複雑になるという問題があった。
ＣＰＵ監視回路では、例えば、二つのＣＰＵに対してそ
れぞれ別のパルス検出回路が必要とされる。このため、
回路構成が複雑になるという問題があった。
【０００４】本発明の目的は、複数のＣＰＵを持つ回路
のＣＰＵ監視回路において、パルス検出回路を一つにし
て回路構成を簡単にすることができるＣＰＵ監視回路を
提供することにある。
のＣＰＵ監視回路において、パルス検出回路を一つにし
て回路構成を簡単にすることができるＣＰＵ監視回路を
提供することにある。
【０００５】
【課題を解決するための手段】本発明のＣＰＵ監視回路
は、動作監視対象の第１及び第２のＣＰＵと、これらの
ＣＰＵに接続される一つのパルス検出回路とを備え、前
記第１のＣＰＵは前記第２のＣＰＵのパルス検出端子へ
一定時間以内の間隔で第１のパルスを送出し、前記第２
のＣＰＵは前記第１のパルスを受信した場合この第１の
パルスをトリガとして前記パルス検出回路に第２のパル
スを送出し、前記パルス検出回路は一定時間以内に前記
第２のパルスの入力が検出されなかった場合には前記第
１及び第２のＣＰＵに対しリセットをかける構成であ
り、前記動作監視対象のＣＰＵが三つ以上の場合には、
若番のＣＰＵは一定時間以内の間隔で次番のＣＰＵへ所
定のパルスを送出する構成である。
は、動作監視対象の第１及び第２のＣＰＵと、これらの
ＣＰＵに接続される一つのパルス検出回路とを備え、前
記第１のＣＰＵは前記第２のＣＰＵのパルス検出端子へ
一定時間以内の間隔で第１のパルスを送出し、前記第２
のＣＰＵは前記第１のパルスを受信した場合この第１の
パルスをトリガとして前記パルス検出回路に第２のパル
スを送出し、前記パルス検出回路は一定時間以内に前記
第２のパルスの入力が検出されなかった場合には前記第
１及び第２のＣＰＵに対しリセットをかける構成であ
り、前記動作監視対象のＣＰＵが三つ以上の場合には、
若番のＣＰＵは一定時間以内の間隔で次番のＣＰＵへ所
定のパルスを送出する構成である。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
であり、動作監視対象のＣＰＵ１１及びＣＰＵ１２と、
これらのＣＰＵに接続される一つのパルス検出回路１３
とを備えて構成される。
であり、動作監視対象のＣＰＵ１１及びＣＰＵ１２と、
これらのＣＰＵに接続される一つのパルス検出回路１３
とを備えて構成される。
【０００８】以下に動作を説明する。まず、ＣＰＵ１１
はＣＰＵ１２のパルス検出端子（図示せず）へ一定時間
以内の間隔でパルスａを送出する。ＣＰＵ１２はパルス
ａを受信した場合、このパルスａをトリガとしてパルス
検出回路１３にパルスｂを送出する。パルスｂはＣＰＵ
１１とＣＰＵ１２のいづれかが誤動作を起こすと出力さ
れなくなるため、パルス検出回路１３は一定時間以内に
パルスｂが入力されなかった場合、これらＣＰＵのいず
れかが誤動作したものとして、ＣＰＵ１１とＣＰＵ１２
に対してリセットｃをかける。
はＣＰＵ１２のパルス検出端子（図示せず）へ一定時間
以内の間隔でパルスａを送出する。ＣＰＵ１２はパルス
ａを受信した場合、このパルスａをトリガとしてパルス
検出回路１３にパルスｂを送出する。パルスｂはＣＰＵ
１１とＣＰＵ１２のいづれかが誤動作を起こすと出力さ
れなくなるため、パルス検出回路１３は一定時間以内に
パルスｂが入力されなかった場合、これらＣＰＵのいず
れかが誤動作したものとして、ＣＰＵ１１とＣＰＵ１２
に対してリセットｃをかける。
【０００９】本実施例では、ＣＰＵが二つの場合の監視
回路を示したが、ＣＰＵが三つ以上の場合には、第１の
ＣＰＵから順次、次番のＣＰＵへ一定時間以内に所定の
パルスを出力させ、最終のＣＰＵからこのパルスをパル
ス検出回路へ出力するように構成することも可能であ
る。
回路を示したが、ＣＰＵが三つ以上の場合には、第１の
ＣＰＵから順次、次番のＣＰＵへ一定時間以内に所定の
パルスを出力させ、最終のＣＰＵからこのパルスをパル
ス検出回路へ出力するように構成することも可能であ
る。
【００１０】
【発明の効果】以上説明したように本発明は、第１のＣ
ＰＵが一定時間以内の間隔で送出するパルスをトリガと
して第２のＣＰＵがパルス検出回路にパルスを送出する
ようにしたので、パルス検出回路が一つですみ、回路構
成を簡単にすることができるという効果を有する。
ＰＵが一定時間以内の間隔で送出するパルスをトリガと
して第２のＣＰＵがパルス検出回路にパルスを送出する
ようにしたので、パルス検出回路が一つですみ、回路構
成を簡単にすることができるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のＣＰＵ監視回路を示すブロック図であ
る。
る。
１１，１２，２１，２３ ＣＰＵ １３，２２，２４ パルス検出回路
Claims (2)
- 【請求項１】 動作監視対象の第１及び第２のＣＰＵ
と、これらのＣＰＵに接続される一つのパルス検出回路
とを備え、前記第１のＣＰＵは前記第２のＣＰＵのパル
ス検出端子へ一定時間以内の間隔で第１のパルスを送出
し、前記第２のＣＰＵは前記第１のパルスを受信した場
合この第１のパルスをトリガとして前記パルス検出回路
に第２のパルスを送出し、前記パルス検出回路は一定時
間以内に前記第２のパルスの入力が検出されなかった場
合には前記第１及び第２のＣＰＵに対しリセットをかけ
ることを特徴とするＣＰＵ監視回路。 - 【請求項２】 前記動作監視対象のＣＰＵが三つ以上の
場合には、若番のＣＰＵは一定時間以内の間隔で次番の
ＣＰＵへ所定のパルスを送出することを特徴とする請求
項１記載のＣＰＵ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222381A JPH0667937A (ja) | 1992-08-21 | 1992-08-21 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4222381A JPH0667937A (ja) | 1992-08-21 | 1992-08-21 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667937A true JPH0667937A (ja) | 1994-03-11 |
Family
ID=16781468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4222381A Pending JPH0667937A (ja) | 1992-08-21 | 1992-08-21 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667937A (ja) |
-
1992
- 1992-08-21 JP JP4222381A patent/JPH0667937A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980908 |