JPH0666816B2 - ディジタル信号の送受信方法および回路 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、光ファイバ等で２つの装置間を結合して、デ
ィジタルのデータ伝送を行う場合における送受信方法お
よびその回路に関するもので、送信データ信号とクロッ
ク信号を、その送信速度（周波数）により高速モードか
低速モードかを判別した後、そのモードデータを付加し
たディジタル信号に変換合成して送信し、受信側では高
速モードか低速モードかを判別した後、それに応じてク
ロック信号を再生するとともに、データ信号を再生する
ことを可能にしたものである。

「従来の技術」 従来、ディジタル信号を送受信するには、送信機と受信
機の間で同期をとるため、予めこれらの送信機と受信機
の間で通信速度を設定する方法とか、送信機からの送信
データの中に、同期信号（ＳＹＮ／シンク符号）を先頭
につけて受信機側に知らせる方法などがあり、送信機と
受信機との間では、いずれも同じ周波数のクロックでな
ければならない。

「発明が解決しようとする問題点」 従来の方法では、送信機と受信機との間では、いずれも
予め設定された同じ周波数のクロックでなければならな
い。そのため、送信速度は、精々±１０％の変化にしか
対応することができないという問題があった。

「問題点を解決するための手段」 本発明は従来のような問題点を解決するためになされた
もので、入力したディジタルデータ信号とクロック信号
とを高速モードか低速モードかの情報とともに合成して
送信する送信回路と、受信した信号から高速モードか低
速モードかを判断して復調したディジタルデータ信号と
クロック信号とを分離して出力する受信回路とを具備
し、前記送信回路は入力したクロック信号に同期した制
御信号を得るタイミング発生回路と、この制御信号の周
期と設定値とを比較して高速モードと低速モードのうち
いずれかの情報を出力する比較回路と、この比較回路の
情報が高速モードのとき前記入力したデータ信号とクロ
ック信号とを１ブロック３ビットの信号に合成し、低速
モードのとき１ブロック７ビットに合成する合成回路と
からなるものである。

「作用」 データ信号とクロック信号が送信回路に入力すると、ク
ロック信号に同期した制御信号を作り、この制御信号の
周期から高速モードにするか低速モードにするかを判断
する。高速モードのときは、第１ビット目をブロック先
頭表示、第２ビット目をディジタルデータ、第３ビット
目を高速モード表示、というような１ブロックを３ビッ
ト構成にして送信する。

低速モードのときは、第１、第２ビット目をブロック先
頭表示、第３ビット目をモード表示、第４〜第７ビット
目をディジタルデータとクロック表示、というような１
ブロック７ビット構成にして送信する。

受信回路ではこれら３ビットまたは７ビット構成に応じ
たクロック信号を再生し、データ信号とともに出力す
る。

「実施例」 以下、本発明の一実施例を図面に基づき説明する。

第１図は、本発明による送信回路１と受信回路２を示し
ている。

この図において、前記送信回路１は、送信データの入力
端子３、この端子３に結合されたラッチ回路４、クロッ
ク信号（例えば１ＭHzの高周波信号から１ＫHzの低周波
信号まで）の入力端子５、この端子５に結合されたラッ
チ回路６、データの同期をとるため、最大クロック信号
周波数の少なくとも３倍（例えば３ＭHz）のクロックを
発振する発振回路７、制御信号を得るためのタイミング
発生回路９、低速モード時のための７分周回路１０、高
速モードと低速モードとを判別するためのカウンタ回路
１１、カウント数を１時メモリするラッチ回路８、信号
切換速度（高速モードと低速モード）を切換えたときの
周波数の不安定さを解消するために上限値と下限値を手
動設定し、ヒステリシス特性をもたせるための設定回路
１２，カウント数と設定値を比較してモード設定信号を
出力する比較回路１３、高速モードと低速モード時のク
リアの信号周波数を切換える切換回路１４、先頭表示ビ
ットと、データ表示ビットと、速度モード表示ビットと
を合成するための合成回路１５をもって構成されてい
る。

前記設定回路１２は、上限値設定部３３と下限値設定部
３４を具備し、低速モードではカウント数の下限値で切
換り、高速モードでは上限値で切換るようにしてヒステ
リシス特性をもたせ周波数の安定化を図っている。ま
た、前記合成回路１５は、エンコーダ３６と６段のシフ
トレジスタ３５をもって構成され、さらに高速モードと
低速モードを表示する表示素子３７を具備している。

前記受信回路２は、単一伝送路からなる伝送ライン１６
に結合されたラッチ回路１７、ＭHz発振回路１８、タ
イミング発生回路１９、分周回路２４、切換回路２０、
復調回路２１、カウンタ回路２２、２３、比較回路２
５、高速モード時のクロック信号を出力するクロック発
生回路２６、分離回路２７からなり、分離回路２７の出
力側にはクロック出力端子２８とデータ出力端子２９が
結合されている。

前記発振回路１８は、前記送信側の発振回路７の発振周
波数の正の整数倍のＭHz（例えば２倍の６ＭHz）のク
ロックを発振する。なお、このように、正の整数倍とし
たのは、後述する第４図のに示すクロック出力（リ）
のＨｉｇｈとＬｏｗのデューティ比が５０％となるよう
にすること、および後述する第４図のに矢印で示すデ
ータの読み出し位置をデータの安定した略中間部分で読
み出すようにすることのためである。

つぎに本発明の作用を説明する。

（１）高速モード（例えば１ＭHzのクロック信号）の送
信 クロック信号を１ＭHzとしたのは、本発明では、高速モ
ード時、１ブロックを３ビットで構成したので、最大ク
ロック信号周波数が送信側の発振回路７の発振周波数の
３分の１、すなわち、３ＭHzの３分の１の１ＭHzとした
ものである。

第２図において、に示すような１ＭHzの高周波クロッ
ク信号（イ）と、に示すようなデータ信号（ロ）と
が、クロック信号入力端子５と送信データ入力端子３を
介してそれぞれのラッチ回路６、４に入力したものとす
る。

データ信号（ロ）は、ラッチ回路４により、波形整形
と、発振回路７からの３ＭHzの信号による同期化とを行
ってタイミングを合せて読み出され、合成回路１５のエ
ンコーダ３６へ送られる。

クロック信号（イ）は、ラッチ回路６により波形整形
と、発振回路７からの３ＭHzの信号による同期化とを行
ってタイミングを合せて、に示されるラッチ後のクロ
ック信号（ハ）となり、これが、、合成回路１５のエン
コーダ３６とタイミング発生回路９へ送られる。

前記タイミング発生回路９では、１ＭHzのラッチ後のク
ロック信号（ハ）と、発振回路７からの３ＭHzの信号と
によって、に示すような制御信号（ニ）が得られ、こ
れがカウンタ回路１１、ラッチ回路８および切換回路１
４の接点１４ａに、それぞれリセット信号として送られ
る。

カウンタ回路１１では、つぎの制御信号（ニ）がくるま
で発振回路７からの信号をカウントし、そのカウント出
力がラッチ回路８にて一時的に記憶される。カウンタ回
路１１は、つぎの制御信号（ニ）でリセットされるが、
ラッチ回路８では制御信号（ニ）により、カウンタ回路
１１でリセットする直前のカウント数をメモリし出力す
る。したがって、クロック信号（イ）の周波数が変化し
ない限り、つまり、制御信号（ニ）の周期が変化しない
限り、ラッチ回路８からは一定のカウント数が出力す
る。

ここで、入力してくるクロック信号（イ）およびデータ
（ロ）の周波数が低くなり、そのため制御信号（ニ）の
周期が長くなり、このラッチ回路８からの出力カウント
数が増加すると、第５図の点Ａの位置から点Ｅを経て点
Ｂに向っている。しかし、Ａ−Ｂ−Ｅ間では、比較回路
１３からは高速モード信号として例えばＨｉｇｈ信号が
出力する。

この比較回路１３のＨｉｇｈ出力は、モード信号として
インバータを介してＬｏｗ信号がエンコーダ３６へ送ら
れ、また、Ｈｉｇｈ出力が設定回路へ帰還され、さらに
接点切換え信号として切換回路１４へ送られて高速モー
ド用接点１４ａ側に接続したままとする。

ラッチ回路８からのカウント数が上限値（点Ｂ）に達し
ない範囲では、比較回路１３の出力はＨｉｇｈのままで
あり、クロック信号が高速モード時は、制御信号（ニ）
の周期が短く、カウント数が上限値まで達することのな
い第５図の範囲Ａ−Ｅ−Ｂの範囲にあって、この範囲Ａ
−Ｅ−Ｂで安定する。そのため、この切換回路１４から
は、周期の短い高周波の制御信号（ニ）が高速モード用
接点１４ａを介して、合成回路１５のシフトレジスタ３
５へリセット信号として送られる。

前記合成回路１５のエンコーダ３６の出力を、a、b、c、d、
e、fとし、第２図のt₁、t₂、t₃、…のタイミングを、発振
回路７からの３ＭHzの信号とする。

データ信号、クロック信号のＨｉｇｈ，Ｌｏｗに拘ら
ず、エンコーダ３６のａ出力は、第２図ののt₁時に
は、１ブロックの先頭を表すため、常時Ｈｉｇｈに設定
されている。

ここで、最初のデータ（ロ）は、第２図ののように
「１」とすると、つぎのt₂時にはデータがＨｉｇｈのた
め、ラッチ回路４からの出力もＨｉｇｈであり、データ
を表すｂ出力はＨｉｇｈとなる。つぎのt₃時には高速モ
ードのとき、前述のように、比較回路１３がＨｉｇｈ出
力であり、これがインバータで反転されて、モードを表
すｃ出力はＬｏｗとなる。つまり、最初のデータ「１」
はＨｉｇｈ，Ｈｉｇｈ，Ｌｏｗと変換される。

発振回路７のクロック信号周波数を、入力クロック信号
（イ）の３倍としたので、t₄(t₁)時に至り、つぎの制御
信号（ニ）がシフトレジスタ３５に入力して、シフトレ
ジスタ３５のＨｉｇｈ，Ｈｉｇｈ，Ｌｏｗがクリアさ
れ、最初の状態に戻る。

なお、発振回路７のクロック信号周波数（一定）に対
し、入力クロック信号（イ）の周波数が３分の１より小
さくなると、t₃とt₄(t₁)の間隔が図示例より長くなる
が、出力は、入力クロック信号（イ）の周波数が小さく
なってもＨｉｇｈ，Ｈｉｇｈ，Ｌｏｗであることに変わ
りがない。

同様にして、次のデータ「０」に対応するデータとし
て、ａ出力は常時Ｈｉｇｈ、ｂ出力は、データが「０」
のときデータを表わす第２ビット目がＬｏｗ、ｃ出力
は、高速モードのためＬｏｗとなり、したがって、Ｈｉ
ｇｈ、Ｌｏｗ、Ｌｏｗとなる。

ここで、入力クロック信号（イ）が１ＭHzであるのに対
し、発振回路７のクロック信号を３ＭHzと、３倍の周波
数に設定したが、入力クロック信号の予想される最も高
い周波数に対し、３倍以上に設定すれば、いかに高い周
波数に設定してもよく、整数倍である必要もない。すな
わち、発振回路７のクロック信号が３倍以上になれば、
エンコーダ３６のｃ出力以降が、ｃ＝Ｌｏｗ、ｄ＝Ｌｏ
ｗ、ｅ＝Ｌｏｗ、…と、周波数が高くなるにつれてｃ以
降がＬｏｗ出力となるだけである。

前記エンコーダ３６のパラレル出力は、シフトレジスタ
３５にてシリアル出力に変換され、このシフトレジスタ
３５からは、発振回路７のクロック信号によりａ出力か
らｂ、ｃ、…と順次出力する。そして、切換回路１４か
らのリセット信号で、エンコーダ３６の出力をロード
し、ａ出力から再度出力する。

すると、１ビットのデータが、３ビットを１単位（１ブ
ロック）として出力する。

このようにして得られた合成回路１５の第２図のに示
す送信出力（ホ）は、単一伝送路の伝送ライン（光通信
を含む）１６で送信される。

ここで、高速モードの場合における前記１ブロックと
は、第２図のにおいて、立上り（または立下り）のt₁
から、つぎの立上りt₄(t₁)（または立下り）までをいう
ものとする。

なお、比較回路１３からの高速モード信号により表示素
子３７が点灯して高速モードであることを表示する。

（２）低速モード（例えば１ＫHzのクロック信号）の送
信 第３図において、に示すようなデータ信号（ロ）と、
に示すような１ＫHzの低周波クロック信号（イ）と
が、それぞれの入力端子３、５を介してそれぞれラッチ
回路４、６に入力したものとする。

データ信号（ロ）は、ラッチ回路４により、波形整形
と、発振回路７からの３ＭHzの信号による同期化とを行
ってタイミングを合せて読み出され、に示すようなラ
ッチ後のデータが合成回路１５のエンコーダ３６へ送ら
れる。

クロック信号（イ）は、ラッチ回路６により、波形整形
と、発振回路７からの３ＭHzの信号による同期化とを行
ってタイミングを合せて、に示されるラッチ後のクロ
ック信号（ハ）を得て、これが、合成回路１５のエンコ
ーダ３６とタイミング発生回路９へ送られる。

前記タイミング発生回路９では、ラッチ後のクロック信
号（ハ）と、発振回路７からの３ＭHzの信号とによっ
て、に示すような周期の長い制御信号（ニ）が得ら
れ、これがカウンタ回路１１、ラッチ回路８および切換
回路１４の接点１４ａにリセット信号として送られる。

カウンタ回路１１のカウンタ数は、ラッチ回路８を介し
て出力するが、１発目の制御信号（ニ）によるカウンタ
回路１１でのカウント開始直後は、ラッチ回路８の出力
は０であるので、比較回路１３の出力は高速モードのＨ
ｉｇｈとなる。しかも低速モードでの制御信号（ニ）は
周期が長いため、２発目の制御信号（ニ）までにカウン
トされたカウンタ数Ｎは、設定回路１２の上限値設定部
３３で設定された上限値（第５図のＢ点）を越し、ラッ
チ回路８からそのカウンタ数Ｎが出力する。

すると、第５図のＣ点を経て点Ｎに至り、比較回路１３
の出力は低速モードのＬｏｗとなり、このＬｏｗ出力
が、合成回路１５へ低速モード信号として送られる。同
時に、このＬｏｗ出力が、切換回路１４へ送られると、
切換回路１４を低速モード側の接点１４ｂへ切換える。
この切換えに伴い、発振回路７の３ＭHzの信号が、７分
周回路１０で７分周されて、第３図のに示すような３
／７ＭHzの信号（ヘ）が切換回路１４の接点１４ｂを介
してリセット信号としてシフトレジスタ３５へ送られ
る。

なお、第５図におけるＣ点の付近でクロック信号の周波
数が変化すると、高速モードの出力Ｈｉｇｈと低速モー
ドの出力Ｌｏｗとが頻繁に変化するので、それをなくす
ため、一旦低速モードに変ったら、下限値のＤ点に達し
なければ高速モードへは変わらないようになっている。
すなわち、クロック信号の周波数が高くなり、制御信号
（ニ）の周期が短かくなると、カウンタ数が減少する
が、このとき、点Ｃに至っても高速モードへは切換らず
に、そのまま低速モードを持続し、さらにカウンタ数が
減少し、点Ｄに至ったときに高速モードの点Ｅに切換わ
る。

このように、高速モードと低速モードの切換えは、ヒス
テリシス特性を有し、動作の安定化を図っている。

前記合成回路１５のエンコーダ３６の出力を、a、b、c、d、
e、fとし、第３図のt₁、t₂、t₃、t₄、t₅、t₆、t₇のタイミング
を、発振回路７からの３ＭHzのクロック信号とする。

合成回路１５のエンコーダ３６の出力ａ〜ｆのうち、 出力ａは、１ブロックの先頭を表すため、常時Ｈｉｇｈ
に設定されている。

出力ｂ、ｃは、比較回路１３の出力の反転したものであ
り、低速モードであるときは、ともにＨｉｇｈに設定さ
れる。

出力ｅは、ラッチ回路６のクロック信号そのものが出力
する。

出力ｄ、ｆは、理論演算によってデータを得るための信
号である。

以上の出力ａ〜ｆをさらに詳しく説明すると、第３図の
において、t₁、t₂、t₃時は常時Ｈｉｇｈとなる。t₄ない
しt₇時は、データとクロックが「０」か「１」かによっ
て、立ち下がりタイミングが異なる。

具体的には、とのＴ１〜Ｔ２時において、エンコー
ダ３６に入力したデータとクロックがともに「１」
「１」であるから、に示すように、t₇時に立下る。

Ｔ２〜Ｔ３時において、エンコーダ３６に入力したデー
タとクロックが「１」「０」であるから、に示すよう
に、t₆時に立下る。

Ｔ３〜Ｔ４時において、エンコーダ３６に入力したデー
タとクロックが「０」「１」であるから、に示すよう
に、t₅時に立下る。

Ｔ４〜Ｔ５時において、エンコーダ３６に入力したデー
タとクロックがともに「０」「０」であるから、に示
すように、t₄時に立下る。

以上、いずれの場合においてもt₈(t₁)時に至り、７分周
回路１０からのつぎの３／７ＭHzの信号（ヘ）でシフト
レジスタ３５がリセットされる。

以下同様にして第３図ののような出力を得て伝送ライ
ン１６で送信される。

この低速モードの場合においても、１ブロックとは、第
３図のにおいて、立上りt₁（または立下り）から、つ
ぎの立上りt₈(t₁)（または立下り）までをいうものとす
る。

（３）受信回路２で高速モードのデータを受信する場合 第２図ののような送信出力信号（ホ）が送信回路１か
ら伝送ライン１６を介して受信回路２へ送信されると、
受信回路２のラッチ回路１７には、第４図ののような
波形の信号が受信される。

発振回路１８からは、送信側の発振回路７より整数倍高
い、例えば２倍高い６ＭHzの高周波クロック信号が、分
周回路２４、タイミング発生回路１９およびカウンタ回
路２３へ送られ、また、分周回路２４で１／２分周され
た３ＭHzの信号は、ラッチ回路１７、タイミング発生回
路１９およびカウンタ回路２２へ送られている。

そのため、伝送ライン１６からの入力信号は、前記ラッ
チ回路１７により、波形整形と、分周回路２４で１／２
分周された３ＭHzの信号による同期化とを行ってタイミ
ングを合わせて読み出され、復調回路２１とタイミング
発生回路１９へ送られる。

この復調回路２１は、前記合成回路１５の逆向きの構
成、すなわち、シフトレジスタ３８を入力側におき、エ
ンコーダをデコーダ３９として出力側においた構成であ
る。

高速モードでラッチ回路１７に入力した信号は、シフト
レジスタ３８に一時的に記憶され、これをデコーダ３９
に送って、第２ビット目のＨｉｇｈまたはＬｏｗをデー
タとして復調して、第４図のに示すようなデータ信号
（ル）を分離回路２７のラッチ回路２７ａへ送る。

また、復調回路２１での第３ビット目のモードビット
が、高速（Ｌｏｗ）であるか、低速（Ｈｉｇｈ）である
かを判断し、切換回路２０へ送る。第４図ののような
信号での３ビット目のモードビット信号は、常にＬｏｗ
であるから、高速モードと判定する。

この高速モード信号が、切換回路２０に送られると、そ
の出力でスイッチ回路３０を高速モード接点３２へ切換
える。

一方、入力した信号の立上りに同期して、タイミング発
生回路１９からは、第４図のに示すような制御信号
（ト）が出力する。この制御信号（ト）は、カウンタ回
路２２、２３へ送られる。カウンタ回路２２、２３には
それぞれの３ＭHzと６ＭHzのクロックが入力しているた
め、制御信号（ト）の１周期間でカウントするカウンタ
数は、一方２３が他方２２の２倍である。カウンタ回路
２２で制御信号（ト）の１周期間カウントしたカウンタ
数をラッチし、カウンタ回路２３でカウントしたカウン
タ数がその数に達するまでの時間を比較回路２５で比較
すると、比較回路２５からは、制御信号（ト）の２分の
１周期毎に出力し、したがって、２倍周された第４図の
のような信号（チ）が出力する。

この２倍周された出力信号（チ）がクロック発生回路２
６へ送られると、このクロック発生回路２６からは第４
図のに示すようなクロック信号（リ）、つまり、Ｈｉ
ｇｈとＬｏｗのデューティ比が５０％のクロック信号
（リ）となり、分離回路２７へ送られる。

高速モードでは、このクロック発生回路２６からのクロ
ック信号が、接点３２を経て出力端子２８へあらわれ
る。

同時にデータ信号も第４図ののようにラッチ回路２７
ａでこのクロック信号に同期して出力端子２９に出力す
る。

（４）受信回路２で低速モードのデータを受信する場合 低速モードでは、送信回路１から第３図のに示す信号
が送られると、受信回路２のラッチ回路１７にも第４図
ののような信号が入力する。この信号は前記同様タイ
ミング発生回路１９と復調回路２１へ送られる。

復調回路２１のシフトレジスタ３８では、入力した信号
を、３ＭHzのクロックで第４図のにおけるａ、ｂ、
ｃ、ｄ、ｅ、ｆのように読み出してデコーダ３９に入力
する。すると、このデコーダ３９では、前記送信回路１
の合成回路１５のエンコーダ３６と逆の作用をして、第
４図のにおけるデータ（ル）と、クロック（ヌ）に変
換した信号となって出力する。

低速モードでは、第３ビット目がＨｉｇｈであるから、
切換回路２０の出力で、分離回路２７のスイッチ回路３
０を低速モード接点３１側へ切換える。したがって、デ
コーダ３９からのデータ（ル）とクロック（ヌ）がその
まま出力端子２９と２８から出力する。

なお、この低速モードと判断され、切換回路２０の出力
で、スイッチ回路３０を低速モード接点３１側へ切換え
ると、前記カウンタ回路２２、２３、比較回路２５、ク
ロック発生回路２６は、不要となる。

「発明の効果」 本発明は上述のような方法としたので、つぎのような効
果を有する。

（１）送信側から任意のクロック信号によってデータを
送ると、受信側では受信信号からクロック信号を作り出
して追従するので、送信側相互で同期信号を一致させる
ための発振回路や切換制御回路がなくとも自由に送受信
が可能である。

（２）同期信号を一致させなくとも、搬送波と略同一の
周波数のクロック信号とすることができるので、送信速
度を高めることは勿論、低周波数信号の送信も可能であ
る。

（３）高速モードでの送信時の周波数の下限をクロック
信号より充分低くし、低速モードでの送信時の周波数の
上限をクロック信号より充分高くしてヒステリシス特性
をもたせたので、安定した送信が可能である。

【図面の簡単な説明】

第１図は本発明による送信回路と受信回路のブロック
図、第２図は高速モード送信時の波形図、第３図は低速
モード送信時の波形図、第４図は受信回路の波形図、第
５図は上下限設定回路によるヒステリシス特性の説明図
である。 １……送信回路、２……受信回路、３……データ信号入
力端子、５……クロック信号入力端子、４、６、８、１
７……ラッチ回路、７、１８……発振回路、１０、２４
……分周回路、９、１９……タイミング発生回路、１
１、２２、２３……カウンタ回路、１２……設定回路、
１３、２５……比較回路、１４、２０……切換回路、１
５……合成回路、１６……伝送ライン、２１……復調回
路、２６……クロック発生回路、２７……分離回路、３
５、３８……シフトレジスタ、３６……エンコーダ、３
７……表示素子、３９……デコーダ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】送信側から受信側にディジタルのデータ伝
   送を行い、受信側で再生するようにした単一伝送路の送
   受信方法において、送信側からディジタルデータを送信
   するためにハイレベル（またはローレベル）からつぎの
   ハイレベル（またはローレベル）までの１ブロック信号
   の中に、少なくともディジタルデータと、高速モードか
   低速モードかを表わす速度モードデータとを含み、前記
   高速モード時の１ブロックのビット数を少なくとも３ビ
   ット構成とし、第１ビット目を、各ブロックの先頭表示
   のためハイレベル（またはローレベル）とし、第２ビッ
   ト目でディジタルデータを表わし、第３ビット目を高速
   のモードを表わすため常時ローレベル（またはハイレベ
   ル）とし、前記低速モード時の１ブロックのビット数を
   少なくとも７ビット構成とし、第１、第２ビット目をブ
   ロックの先頭表示のためハイレベル（またはローレベ
   ル）とし、第３ビット目を低速のモードを表わすため常
   時ハイレベル（またはローレベル）とし、第４ないし第
   ７ビット目のいずれかをローレベル（またはハイレベ
   ル）によるデータとクロックの判別用としたことを特徴
   とするディジタル信号の送受信方法。
2. 【請求項２】パラレルに入力したディジタルデータ信号
   とクロック信号とを高速モードか低速モードかの速度モ
   ード情報とともに合成して送信する送信回路と、受信し
   た信号から速度モードを判別して復調したディジタルデ
   ータ信号とクロック信号とを分離して出力する受信回路
   とを具備し、前記送信回路は入力したクロック信号に同
   期した制御信号を得るタイミング発生回路と、この制御
   信号の周期と設定値とを比較していずれかの速度モード
   の情報を出力する比較回路と、この比較回路の情報の速
   度モードに応じて前記入力したパラレルに入力したデー
   タ信号とクロック信号とを、高速モード時は第１ビット
   目を先頭表示ビット、第２ビット目をデータビット、第
   ３ビット目を速度モードビットとする少なくとも３ビッ
   ト構成のシリアル信号に変換し、低速モード時は第１、
   第２ビット目を先頭表示ビット、第３ビット目を速度モ
   ードビット、第４ないし第７ビットのいずれかをデータ
   ビットとする少なくとも７ビット構成のシリアル信号に
   変換して１ブロックを所定のビットに合成出力する合成
   回路とからなることを特徴とするディジタル信号の送受
   信回路。
3. 【請求項３】送信回路は、入力したクロック信号に同期
   した制御信号の周期と設定値とを比較していずれかの速
   度モードの情報を出力する比較回路を具備し、この比較
   回路における設定値の設定回路に、上限値と下限値の入
   力部を設け、一方のモードから他方のモードへの切換え
   を上限値と下限値の間で重複したヒステリシス特性をも
   って切換えるようにしたことを特徴とする特許請求の範
   囲第２項記載のディジタル信号の送受信回路。