JPH066345A

JPH066345A - 同期検出回路

Info

Publication number: JPH066345A
Application number: JP4161506A
Authority: JP
Inventors: Jun Iwasaki; 潤岩崎; Hisaki Hiraiwa; 久樹平岩
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-19
Filing date: 1992-06-19
Publication date: 1994-01-14

Abstract

(57)【要約】【構成】フレームの先頭位置に繰り返し配置された同
期ワードを検出して得られるスパイクが入力端子１１よ
りレジスタ１２を介してコントローラ１４に送られる。
コントローラ１４は、このスパイク入力に応じてカウン
タ１５₁〜１５_nの内の動作していない１個をカウント
動作開始させ、同期ワード長に応じたカウント数毎にス
パイクが入力されたか否かを判別し、上記繰り返し配置
された同期ワードよりなる同期信号を検出する。【効果】回路の冗長性を無くし、回路規模を減らすこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期検出回路に関し、
特に、スペクトラム拡散通信受信機等に用いて好適な同
期検出回路に関する。

【０００２】

【従来の技術】同期ワードを有し一定のフレーム単位で
データを送る通信方式、例えば、スペクトラム拡散通信
方式においては、受信側で復調するために、上記フレー
ムの先頭を検出し、同期（フレーム同期）をとることが
必要とされる。その１つに、いわゆるマッチドフィルタ
を用いる方法が知られている。このマッチドフィルタ
は、先ずパターンマッチング回路によりフレームの先頭
に挿入されている同期ワードを検出し、さらに、その同
期ワードが一定の規則に従って複数ワード繰り返されて
いる場合には、上記パターンマッチング回路が検出した
各同期ワード毎の検出パルス（スパイク）の並びが上記
規則に従っているか否かを確認するための回路、いわゆ
るマルチスパイクディテクタを用いて同期をとるように
している。

【０００３】図３は、上述したような先頭に同期ワード
ＷＳを有するフレームＦＬの構成の具体例を示してお
り、１フレームＦＬが例えば２¹⁷ビットで、フレーム先
頭位置から４つの同期ワードＷＳ₁、ＷＳ₂、ＷＳ₃、
ＷＳ₄が、２６０ビット、２５２ビット、２５６ビッ
ト、２５６ビットの間隔（ワード長）で配列されてい
る。これらの同期ワードＷＳ₁、ＷＳ₂、ＷＳ₃、ＷＳ
₄は、いずれも例えば図４に示すように、所定の規則に
従った数値列「11010 …」、例えば疑似雑音（ＰＮ）系
列が繰り返されている。このような各同期ワードＷ
Ｓ₁、ＷＳ₂、ＷＳ₃、ＷＳ₄をそれぞれ検出するのが
上記パターンマッチング回路である。

【０００４】図５は、上述したパターンマッチング回路
５３、マルチスパイクディテクタ５４を用いたマッチド
フィルタ５２周辺の構成を示すブロック回路図である。
この図５において、入力端子５１には、例えばベースバ
ンドに落とされたデータ信号が供給されており、これが
マッチドフィルタ５２のパターンマッチング回路５３
と、復調部５５とにそれぞれ送られる。パターンマッチ
ング回路５３では、上述したような同期ワードＷＳ₁〜
ＷＳ₄を検出し、それぞれの同期ワードを検出する毎に
パルス（スパイク）をマルチスパイクディテクタ５４に
送る。マルチスパイクディテクタ５４は、入力されたス
パイクが所定の規則に従っているか否かを判別し、もし
規則に従っていれば、復調部５５に検出信号を送るわけ
である。

【０００５】次に、図６は、上記マルチスパイクディテ
クタ５４の一具体例を示しており、入力端子６１には、
上記パターンマッチング回路５３からの同期ワード検出
パルス（スパイク）が入力される。ここで、同期ワード
が検出されたとき、“１”が入力されるものとする。こ
の入力パルス（スパイク）データは、シフトレジスタ６
２に入力され、端子６３からのクロックに従って、入力
データが図中左から右へ順次送られる。ここで、上記図
３、図４の具体例に従う場合、シフトレジスタ６２の第
１、第２５６、第５１２及び第７６４番目の出力タップ
がＡＮＤゲート６４に接続されており、各タップからの
出力が全て同時に“１”あるいは“Ｈ”（ハイレベル）
となるとき、出力端子６５から“１”あるいは“Ｈ”が
出力されるようになっている。

【０００６】すなわち、ＡＮＤゲート６４の出力端子６
５からの出力が“Ｈ”となったときは、上記同期ワード
の繰り返しが上記規定の間隔で並んでいるときであり、
それはフレームの先頭であることを示すわけである。

【０００７】

【発明が解決しようとする課題】ところでこのような構
成においては、図６に示すように長い（段数の大きな）
シフトレジスタ６２が必要であり、これをＩＣ化等の回
路化する場合に、回路規模が膨大になってしまうという
問題があった。

【０００８】ここで、マルチスパイクディテクタの入力
端子６１への入力信号（スパイク）について、“０”と
“１”の確率が０．５ずつで相関がないならば、上記図
６の構成でも冗長性はないといえるが、実際にスパイク
がある確率（例えば“１”となる確率）は、１０^-1〜１
０^-2であり、このようなデータ列のためにシフトレジス
タを用いるのは冗長性が高いことになる。

【０００９】本発明は、このような実情に鑑みてなされ
たものであり、回路の冗長性をなくし、回路規模を小さ
くすることが可能な同期検出回路の提供を目的とするも
のである。

【００１０】

【課題を解決するための手段】本発明に係る同期検出回
路は、同期ワードを持ち、フレーム単位でデータを送る
通信での同期検出回路において、同期ワードを検出する
パターンマッチング手段と、この同期パターンマッチン
グ手段からの出力を基準クロックでリタイミングするレ
ジスタと、基準クロックをカウントする少なくとも１つ
のカウンタと、上記パターンマッチング手段からの出力
に応じて上記カウンタをカウント開始させ、該カウンタ
が上記同期ワードに応じた一定値をカウントした時点で
上記パターンマッチング手段からの出力が生じたか否か
を判別して上記カウンタを制御する制御手段とを有して
成ることにより、上述した課題を解決する。

【００１１】ここで、上記フレームの例えば先頭位置に
所定の規則に従った数値列より成る所定ビット数の同期
ワードが繰り返し配置されたフレームフォーマットを想
定するとき、上記パターンマッチング手段は、これらの
同期ワードを検出する毎にスパイク（パルス）を出力す
る。

【００１２】

【作用】パターンマッチング手段からの出力タイミング
をカウンタと制御手段とにより確認してフレーム同期検
出を行っているため、従来のシフトレジスタを用いる回
路の冗長性をなくし、回路規模を低減することができ
る。

【００１３】

【実施例】図１は、本発明に係る同期検出回路の一実施
例の概略構成を示すブロック回路図である。この図１に
おいて、入力端子１１には、上記図５のマッチドフィル
タ５２のパターンマッチング回路５３からの同期ワード
検出スパイク（パルス）が供給されている。この入力ス
パイクは、レジスタ（例えばＤフリップフロップ）１２
に送られて、基準クロック入力端子１３からの基準クロ
ックによりリタイミングされるようになっている。この
リタイミングされたレジスタ１２からのスパイクは、コ
ントローラ１３に送られる。コントローラ１４は、複数
個（ｎ個）のカウンタ１５₁、１５₂、…、１５_nを制
御するものであり、各カウンタ１５₁〜１５_nにカウン
ト開始（スタート）信号及びカウント停止信号を送ると
共に、各カウンタ１５₁〜１５_nからのアクティブ信号
をコントローラ１３に入力する。また、このコントロー
ラ１４からは最終的な同期検出信号が出力され、出力端
子１６を介して取り出される。

【００１４】このような構成において、先ず、上記同期
ワード検出スパイクの出現確率が小さいことを考慮し
て、スパイク出現時のみ、いつスパイクが出力されたか
の情報を記録する。すなわち、入力端子１１に上記同期
ワード検出に応じてスパイクが入力されると、これがレ
ジスタ１２でリタイミングされ、コントローラ１３に送
られる。コントローラ１３は、このスパイクの入力に応
じて、１つのカウンタ、例えばカウンタ１５₁にスター
ト信号を送ってカウントを開始させる。そして、上記図
３に示すような所定の同期ワード長（例えば２５２ビッ
ト）の期間を該カウンタ１５₁がカウントすると、コン
トローラ１３にパルス（アクティブ信号）を送り、その
ときに第２のスパイクが出現していればカウントを継続
し、無ければカウントをリセットして、次のスパイクを
待つ。この動作を、第３スパイク、第４スパイクについ
て行うことにより、もし例えば前述した図３に示すよう
な各規定間隔（２５２、２５６、２５６）で同期ワード
検出スパイクが入力されれば、カウンタ１５₁は最後ま
でカウント動作を続け、これをコントローラ１４が判別
して、同期検出信号を出力端子１６に送る。

【００１５】このため各カウンタ１５₁、１５₂、…、
１５_nは、所定の同期フォーマットに従って、フレーム
先頭で繰り返される同期ワードのビット数（間隔）に応
じたカウント値毎に上記アクティブ信号を出力するもの
であり、前記図３のように、フレーム先頭より順次２６
０、２５２、２５６、２５６ビットの同期ワードが配置
されたフォーマットの同期検出を行う場合には、それぞ
れ２５２、５１２（＝２５２＋２５６）、７６４（＝５
１２＋２５６）カウント毎に上記アクティブ信号を出力
するように予め設定されている。コントローラ１４は、
これらのカウンタ１５₁、１５₂、…、１５_nを個別に
制御することができ、例えば現在動作中のカウンタがど
れか、どのカウンタから何回上記アクティブ信号が送ら
れたか、アクティブ信号入力時に同時に上記同期ワード
検出スパイク入力があったか否か等を管理する。

【００１６】次に、上述したような同期検出動作を、図
２のフローチャートを参照しながら説明する。図２のス
テップＳ２１において、コントローラ１３に上記リタイ
ミングされた同期ワード検出スパイクが入力されたか否
かを判別する。ＮＯ（入力されていない）の間は、この
ステップＳ２１を繰り返す。ＹＥＳ（スパイク入力有）
と判別されると、ステップＳ２２に進んで、コントロー
ラ１３は、上記ｎ個のカウンタ１５₁〜１５_nの内の現
在動作していない１つのカウンタにスタート（カウント
開始）信号を送る。

【００１７】次のステップＳ２３では、上記ステップＳ
２２でカウント開始されたカウンタのカウント値が２５
２となるか否かが判別され、ＮＯのときはステップＳ２
３に戻り、ＹＥＳのときは次のステップＳ２４に進む。
ステップＳ２４では、当該カウンタからコントローラ１
４にアクティブ信号が送られる。次のステップＳ２５
で、コントローラ１４はこのアクティブ信号の入力と同
時に上記同期ワード検出スパイクの入力があったか否か
の判別を行い、ＮＯのときは後述するステップＳ３３に
進んで当該カウンタのカウント動作を停止して、上記最
初のステップＳ２１に戻る。ステップＳ２５でＹＥＳと
判別されたとき、すなわち上記同期ワード検出スパイク
入力に応じてカウント動作開始された当該カウンタが２
５２カウントした時点で次の同期ワード検出スパイクが
入力されたときは、次のステップＳ２６に進む。

【００１８】このステップＳ２６では、当該カウンタが
さらに２５６カウントしたか否か、すなわちカウント開
始からのカウント値が５０８となったか否かを判別す
る。このステップＳ２６でＮＯのときはステップＳ２６
に戻り、ＹＥＳのときはステップＳ２７に進んで、当該
カウンタからコントローラ１４にアクティブ信号を送
る。次のステップＳ２８で、コントローラ１４はこの５
０８カウント目のアクティブ信号の入力と同時に上記同
期ワード検出スパイクの入力があったか否かの判別を行
い、ＮＯのときはステップＳ３３に進んで当該カウンタ
のカウント動作を停止し、上記ステップＳ２１に戻る。
ステップＳ２８でＹＥＳと判別されたときは、当該カウ
ンタが（上記２５２カウント目と）５０８カウント目で
上記同期ワード検出スパイクが入力されたときに相当
し、次のステップＳ２９に進む。

【００１９】ステップＳ２９では、上記ステップＳ２６
と同様に、当該カウンタがさらに２５６カウントしたか
否か、すなわちカウント開始からのカウント値が７６４
になったか否かを判別する。このステップＳ２９でＮＯ
のときはステップＳ２９に戻り、ＹＥＳのときはステッ
プＳ３０に進んで、当該カウンタからコントローラ１４
にアクティブ信号を送る。次のステップＳ３１で、コン
トローラ１４はこの７６４カウント目のアクティブ信号
の入力と同時に上記同期ワード検出スパイクの入力があ
ったか否かの判別を行い、ＮＯのときはステップＳ３３
に進んで当該カウンタのカウント動作を停止し、上記ス
テップＳ２１に戻る。ステップＳ３１でＹＥＳと判別さ
れたときには、当該カウンタのカウント開始からのカウ
ント値がそれぞれ順次２５２、５０８、７６４の各数値
となったときに上記同期ワード検出スパイクが入力され
たことになる。これは、前述した図３のフレームフォー
マットの同期ワード繰り返し構造に対応し、次のステッ
プＳ３２でフレーム同期検出信号をコントローラ１４よ
り出力端子１６に送る。次に、ステップＳ３３に進んで
当該カウンタを停止させた後、上記最初のステップＳ２
１に戻る。

【００２０】ここで上記カウンタ１５₁〜１５_nについ
ては、原理的には１個のみを用いて同期検出が行える
が、外乱パルス等が乗って同期ワード検出時以外のスパ
イクによりカウント動作が開始されることによる誤動作
を防止するために複数個設けることが好ましい。

【００２１】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、同期ワードの繰り返しの具体
例は上記図３のものに限定されず、他の種々のフォーマ
ットを採用することができる。また、同期ワードパター
ンは、疑似雑音（ＰＮ）とする以外に、予め定められた
固定パターンを用いるようにしてもよい。さらに、図１
の回路は、ハードウェア構成として示しているが、ソフ
トウェアプログラムにより実現するようにしてもよい。

【００２２】

【発明の効果】以上の説明からも明らかなように、本発
明に係る同期検出回路によれば、同期ワードを検出する
パターンマッチング手段からの出力（スパイク）の間隔
を、カウンタと制御手段とを用いて検出し、同期信号が
否かを判別しているため、従来のシフトレジスタを用い
る回路に比べ、冗長性を無くすことができ、回路規模を
減らすことができる。

【図面の簡単な説明】

【図１】本発明に係る同期検出回路の一実施例の要部の
概略構成を示すブロック図である。

【図２】該実施例の動作を説明するためのフローチャー
トである。

【図３】同期ワードを有するフレームフォーマットの一
例を示す図である。

【図４】図３の同期ワードの部分を取り出して示す図で
ある。

【図５】同期検出回路の従来例を説明するためのブロッ
ク図である。

【図６】図５中のマルチスパイクディテクタの具体例を
示すブロック回路図である。

【符号の説明】

１１・・・・・同期ワード検出スパイク入力端子１２・・・・・レジスタ１３・・・・・基準クロック入力端子１４・・・・・コントローラ１５₁〜１５_n・・・・・カウンタ１６・・・・・同期検出信号出力端子

Claims

【特許請求の範囲】

【請求項１】同期ワードを持ち、フレーム単位でデー
タを送る同期回路において、同期ワードを検出するパターンマッチング手段と、この同期パターンマッチング手段からの出力を基準クロ
ックでリタイミングするレジスタと、基準クロックをカウントする少なくとも１つのカウンタ
と、上記パターンマッチング手段からの出力に応じて上記カ
ウンタをカウント開始させ、該カウンタが上記同期ワー
ドに応じた一定値をカウントした時点で上記パターンマ
ッチング手段からの出力が生じたか否かを判別して上記
カウンタを制御する制御手段とを有して成ることを特徴
とする同期検出回路。