JPH0661960A - タイムスロット割当制御方式 - Google Patents
タイムスロット割当制御方式Info
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- JPH0661960A JPH0661960A JP8796491A JP8796491A JPH0661960A JP H0661960 A JPH0661960 A JP H0661960A JP 8796491 A JP8796491 A JP 8796491A JP 8796491 A JP8796491 A JP 8796491A JP H0661960 A JPH0661960 A JP H0661960A
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- JP
- Japan
- Prior art keywords
- time slot
- register
- processor
- channel
- mounting position
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ディジタル統合網(ISDN)に対する
高速ディジタルＩインタフェースにおけるタイムスロッ
ト割当制御方式に関し、任意のタイムスロットを、各チ
ャネルに割当てる為の制御回路を、簡単な回路で実現す
る。 【構成】 汎用ＭＰＵ，メモリ等からなる制御回路と、
外部から設定され、上記ＭＰＵからアクセスできるユー
ザ速度設定レジスタと、該ユーザ速度設定レジスタにユ
ーザ速度が設定されたとき、ＭＰＵに割込みを発生する
回路と、上記ＭＰＵからアクセスできるパッケージ搭載
位置表示レジスタと、タイムスロット割当開始レジスタ
と、タイムスロットカウントレジスタを具備し、上記割
込みを契機にメモリ上のファーム／ソフトを実行して、
パッケージ搭載位置と、ユーザ速度に対応して、上記タ
イムスロット割当開始レジスタに設定したタイムスロッ
トから、上記タイムスロットカウントレジスタに設定さ
れたスロット数のタイムスロットを割当てる。
高速ディジタルＩインタフェースにおけるタイムスロッ
ト割当制御方式に関し、任意のタイムスロットを、各チ
ャネルに割当てる為の制御回路を、簡単な回路で実現す
る。 【構成】 汎用ＭＰＵ，メモリ等からなる制御回路と、
外部から設定され、上記ＭＰＵからアクセスできるユー
ザ速度設定レジスタと、該ユーザ速度設定レジスタにユ
ーザ速度が設定されたとき、ＭＰＵに割込みを発生する
回路と、上記ＭＰＵからアクセスできるパッケージ搭載
位置表示レジスタと、タイムスロット割当開始レジスタ
と、タイムスロットカウントレジスタを具備し、上記割
込みを契機にメモリ上のファーム／ソフトを実行して、
パッケージ搭載位置と、ユーザ速度に対応して、上記タ
イムスロット割当開始レジスタに設定したタイムスロッ
トから、上記タイムスロットカウントレジスタに設定さ
れたスロット数のタイムスロットを割当てる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル統合網(ISD
N)に対する高速ディジタルＩインタフェースにおいて、
フレーム上の任意のタイムスロットを、対応する各チャ
ネルに割当てる為の制御方式に係り、特に、該高速ディ
ジタルＩインタフェース二次群（6.3Mbps) をサポート
する場合のタイムスロット割当制御方式に関する。
N)に対する高速ディジタルＩインタフェースにおいて、
フレーム上の任意のタイムスロットを、対応する各チャ
ネルに割当てる為の制御方式に係り、特に、該高速ディ
ジタルＩインタフェース二次群（6.3Mbps) をサポート
する場合のタイムスロット割当制御方式に関する。
【０００２】ディジタル統合網(ISDN)に対する高速ディ
ジタルＩインタフェースには、実用化の段階にある、基
本インタフェース（192 Kbps,2B+D チャネル）と、一次
群インタフェース（1.5 Mbps,24B, 又は、23B+D チャネ
ル, 又は、H チャネル）があり、最近、二次群インタフ
ェース(6.3 Mbps,96B チャネル) が仕様化の段階にあ
る。
ジタルＩインタフェースには、実用化の段階にある、基
本インタフェース（192 Kbps,2B+D チャネル）と、一次
群インタフェース（1.5 Mbps,24B, 又は、23B+D チャネ
ル, 又は、H チャネル）があり、最近、二次群インタフ
ェース(6.3 Mbps,96B チャネル) が仕様化の段階にあ
る。
【０００３】該二次群インタフェースにおいては、使用
できるチャネル数が多い為、該二次群インタフェースに
接続される端末の数も多くなり、各ユーザにおいて、任
意のタイムスロットから、該ユーザの使用する速度に対
応して、任意のタイムスロットを割当てることができる
ことが、該二次群インタフェースの使用効率を向上させ
る上で必要であり、簡単な回路構成で、各ユーザのチャ
ネルに、任意のタイムスロットを、ユーザ速度に対応し
て割当てることができるタイムスロット割当制御方式が
必要とされる。
できるチャネル数が多い為、該二次群インタフェースに
接続される端末の数も多くなり、各ユーザにおいて、任
意のタイムスロットから、該ユーザの使用する速度に対
応して、任意のタイムスロットを割当てることができる
ことが、該二次群インタフェースの使用効率を向上させ
る上で必要であり、簡単な回路構成で、各ユーザのチャ
ネルに、任意のタイムスロットを、ユーザ速度に対応し
て割当てることができるタイムスロット割当制御方式が
必要とされる。
【０００４】
【従来の技術】図３は、従来のタイムスロット割当制御
方式を説明する図である。高速ディジタルＩインタフェ
ースは、従来、基本インタフェース(192 Kbps)、及び、
一次群インタフェース(1.5 Mbps)をサポートしていた。
方式を説明する図である。高速ディジタルＩインタフェ
ースは、従来、基本インタフェース(192 Kbps)、及び、
一次群インタフェース(1.5 Mbps)をサポートしていた。
【０００５】その場合、フレーム当たりのタイムスロッ
トは、基本インタフェースでは２Ｂ＋Ｄチャネルであ
り、一次群インタフェースでは２４Ｂ，又は、２３Ｂ＋
Ｄ, 又は、２Ｈ0 ＋Ｂ，又は、２Ｈ0 ＋Ｄ，又は、Ｈ1
チャネルのように、各チャネルへのタイムスロットの割
当てを固定にしていた。
トは、基本インタフェースでは２Ｂ＋Ｄチャネルであ
り、一次群インタフェースでは２４Ｂ，又は、２３Ｂ＋
Ｄ, 又は、２Ｈ0 ＋Ｂ，又は、２Ｈ0 ＋Ｄ，又は、Ｈ1
チャネルのように、各チャネルへのタイムスロットの割
当てを固定にしていた。
【０００６】即ち、予め、各パッケージに搭載されてい
るチャネルに対応して、固定して、使用するタイムスロ
ットが割当てられていた。具体的には、ディジタル統合
網(ISDN)からの高速ディジタルＩインタフェース信号
(例えば、1.5 Mbps) から、多重分離回路 9a で分離し
たフレーム同期信号, スロットタイミングに基づいて、
タイムスロット(TS)作成回路 90aで、各タイムスロット
(TS)信号を生成し、該タイムスロット(TS)信号 (TSエン
コード信号)に従って、固定的に、各チャネルへのタイ
ムスロットを有効にしていた。
るチャネルに対応して、固定して、使用するタイムスロ
ットが割当てられていた。具体的には、ディジタル統合
網(ISDN)からの高速ディジタルＩインタフェース信号
(例えば、1.5 Mbps) から、多重分離回路 9a で分離し
たフレーム同期信号, スロットタイミングに基づいて、
タイムスロット(TS)作成回路 90aで、各タイムスロット
(TS)信号を生成し、該タイムスロット(TS)信号 (TSエン
コード信号)に従って、固定的に、各チャネルへのタイ
ムスロットを有効にしていた。
【０００７】例えば、本図に示したように、タイムスロ
ットｉ〜ｊはチャネル＃０へ、タイムスロットｋ〜ｌは
チャネル＃１への如くに固定的であった。
ットｉ〜ｊはチャネル＃０へ、タイムスロットｋ〜ｌは
チャネル＃１への如くに固定的であった。
【０００８】
【発明が解決しようとする課題】従って、該従来方式で
は、各チャネルに対して、予め、定められた固定したタ
イムスロットから、固定したユーザ速度に対応したスロ
ット数を割当てることしかできず、二次群インタフェー
スのように、フレーム当たりのタイムスロットの数が多
い場合には、該タイムスロットの有効利用が図り難いと
か、柔軟性に欠けるという問題があった。
は、各チャネルに対して、予め、定められた固定したタ
イムスロットから、固定したユーザ速度に対応したスロ
ット数を割当てることしかできず、二次群インタフェー
スのように、フレーム当たりのタイムスロットの数が多
い場合には、該タイムスロットの有効利用が図り難いと
か、柔軟性に欠けるという問題があった。
【０００９】本発明は上記従来の欠点に鑑み、ディジタ
ル統合網(ISDN)に対する高速ディジタルＩインタフェー
スにおいて、任意のタイムスロットを、端末装置の対応
する各チャネルに割当てる為の制御回路を、比較的に簡
単な回路で実現するタイムスロット割当制御方式を提供
することを目的とするものである。
ル統合網(ISDN)に対する高速ディジタルＩインタフェー
スにおいて、任意のタイムスロットを、端末装置の対応
する各チャネルに割当てる為の制御回路を、比較的に簡
単な回路で実現するタイムスロット割当制御方式を提供
することを目的とするものである。
【００１０】
【課題を解決するための手段】図１，図２は、本発明の
一実施例を示した図であり、図１(a) は構成例を示し、
図２(b) は動作タイムチャートを示している。上記の問
題点は下記の如くに構成したタイムスロット割当制御方
式によって解決される。
一実施例を示した図であり、図１(a) は構成例を示し、
図２(b) は動作タイムチャートを示している。上記の問
題点は下記の如くに構成したタイムスロット割当制御方
式によって解決される。
【００１１】ディジタル統合網(ISDN)に対する高速ディ
ジタルＩインタフェースにおけるタイムスロット割当制
御方式であって、該高速ディジタルＩインタフェースに
接続される、複数のチャネルを備えた回線対応部に、少
なくとも、汎用のプロセッサ(MPU) 10と, 例えば、制御
メモリ(ROM) 11とからなる制御回路 1と、外部から設定
され、上記プロセッサ(MPU) 10からアクセスできるユー
ザ速度設定レジスタ 3と、該ユーザ速度設定レジスタ 3
にユーザ速度が設定されたとき、上記プロセッサ(MPU)
10に割込みを発生する回路 30 と、上記プロセッサ(MP
U) 10からアクセスできる、上記各チャネルが実装され
ているパッケージの搭載位置／チャネル番号を指示する
パッケージ搭載位置表示レジスタ 2と、タイムスロット
割当開始レジスタ 4と、タイムスロットカウントレジス
タ 5,6を具備し、上記割込み発生回路 30 からの割込み
信号によるプロセッサ 10 への割込みを契機に、例え
ば、上記制御部 1の制御メモリ(ROM) 11上のファームウ
ェアを上記プロセッサ(MPU) 10が実行し、上記パッケー
ジ搭載位置表示レジスタ 2に設定されているパッケージ
搭載位置／チャネル番号に対応して、上記タイムスロッ
ト割当開始レジスタに設定したタイムスロットから、上
記ユーザ速度設定レジスタ 3に設定されているユーザ速
度に対応して、上記タイムスロットカウントレジスタ5,
6に設定されたスロット数に基づいて、該パッケージに
搭載されているチャネルに対して、複数のタイムスロッ
トを割当てるように構成する。
ジタルＩインタフェースにおけるタイムスロット割当制
御方式であって、該高速ディジタルＩインタフェースに
接続される、複数のチャネルを備えた回線対応部に、少
なくとも、汎用のプロセッサ(MPU) 10と, 例えば、制御
メモリ(ROM) 11とからなる制御回路 1と、外部から設定
され、上記プロセッサ(MPU) 10からアクセスできるユー
ザ速度設定レジスタ 3と、該ユーザ速度設定レジスタ 3
にユーザ速度が設定されたとき、上記プロセッサ(MPU)
10に割込みを発生する回路 30 と、上記プロセッサ(MP
U) 10からアクセスできる、上記各チャネルが実装され
ているパッケージの搭載位置／チャネル番号を指示する
パッケージ搭載位置表示レジスタ 2と、タイムスロット
割当開始レジスタ 4と、タイムスロットカウントレジス
タ 5,6を具備し、上記割込み発生回路 30 からの割込み
信号によるプロセッサ 10 への割込みを契機に、例え
ば、上記制御部 1の制御メモリ(ROM) 11上のファームウ
ェアを上記プロセッサ(MPU) 10が実行し、上記パッケー
ジ搭載位置表示レジスタ 2に設定されているパッケージ
搭載位置／チャネル番号に対応して、上記タイムスロッ
ト割当開始レジスタに設定したタイムスロットから、上
記ユーザ速度設定レジスタ 3に設定されているユーザ速
度に対応して、上記タイムスロットカウントレジスタ5,
6に設定されたスロット数に基づいて、該パッケージに
搭載されているチャネルに対して、複数のタイムスロッ
トを割当てるように構成する。
【００１２】
【作用】即ち、本発明においては、高速ディジタルＩイ
ンタフェースの二次群インタフェースにおいて、データ
処理装置の回線対応部の初期設定時に、各チャネルで使
用するユーザ速度を外部からユーザ速度設定レジスタに
設定することで、制御回路のプロセッサ(MPU) に割込み
が通知され、該割込みを通知されたプロセッサ(MPU)
は、例えば、特定のファームウェア、即ち、タイムスロ
ット(TS)制御用ファームウェアを実行する。
ンタフェースの二次群インタフェースにおいて、データ
処理装置の回線対応部の初期設定時に、各チャネルで使
用するユーザ速度を外部からユーザ速度設定レジスタに
設定することで、制御回路のプロセッサ(MPU) に割込み
が通知され、該割込みを通知されたプロセッサ(MPU)
は、例えば、特定のファームウェア、即ち、タイムスロ
ット(TS)制御用ファームウェアを実行する。
【００１３】プロセッサ(MPU) は、当該データ処理装置
の各チャネルが実装されているパッケージのパッケージ
搭載位置表示レジスタに設定されているパッケージ搭載
位置情報, チャネル番号，及び、上記ユーザ速度設定レ
ジスタに設定されているユーザ速度を判定して、該パッ
ケージの搭載位置，チャネル番号に対応して、予め、定
められているタイムスロット(TS)開始位置を、TS開始レ
ジスタに設定し、上記ユーザ速度レジスタに設定されて
いるユーザ速度から、「必要とするタイムスロットの数
(有効TS数)-1 」をTSカウントレジスタに設定する。
の各チャネルが実装されているパッケージのパッケージ
搭載位置表示レジスタに設定されているパッケージ搭載
位置情報, チャネル番号，及び、上記ユーザ速度設定レ
ジスタに設定されているユーザ速度を判定して、該パッ
ケージの搭載位置，チャネル番号に対応して、予め、定
められているタイムスロット(TS)開始位置を、TS開始レ
ジスタに設定し、上記ユーザ速度レジスタに設定されて
いるユーザ速度から、「必要とするタイムスロットの数
(有効TS数)-1 」をTSカウントレジスタに設定する。
【００１４】一方、高速ディジタルＩインタフェースか
らのフレーム情報から、多重分離回路で、フレーム同期
信号, 及び、スロットタイミングを分離し、TS作成回路
において、TSエンコード信号（タイムスロット番号をエ
ンコードした信号）を出力する。
らのフレーム情報から、多重分離回路で、フレーム同期
信号, 及び、スロットタイミングを分離し、TS作成回路
において、TSエンコード信号（タイムスロット番号をエ
ンコードした信号）を出力する。
【００１５】上記設定が行われた時、該TS作成回路から
のTSエンコード信号と上記TS開始レジスタの内容が一致
した時点のタイムスロットから、上記TSカウントレジス
タの内容が、例えば、“０”になる迄の間のタイムスロ
ットを、当該データ処理装置のチャネルに割当てるよう
にする。
のTSエンコード信号と上記TS開始レジスタの内容が一致
した時点のタイムスロットから、上記TSカウントレジス
タの内容が、例えば、“０”になる迄の間のタイムスロ
ットを、当該データ処理装置のチャネルに割当てるよう
にする。
【００１６】該TSカウントレジスタには、ユーザ速度に
対応した有効タイムスロット数、例えば、該ユーザ速度
が、256 Kbpsであると、４タイムスロットを有効タイム
スロットの数とすることで、上記パッケージ搭載位置，
チャネル番号から決まる、TS開始レジスタが指示してい
るタイムスロットから、該４タイムスロットが、当該チ
ャネルに割当てられることになる。
対応した有効タイムスロット数、例えば、該ユーザ速度
が、256 Kbpsであると、４タイムスロットを有効タイム
スロットの数とすることで、上記パッケージ搭載位置，
チャネル番号から決まる、TS開始レジスタが指示してい
るタイムスロットから、該４タイムスロットが、当該チ
ャネルに割当てられることになる。
【００１７】このように構成することで、高速ディジタ
ルＩインタフェースの二次群インタフェース(6.3 Mbps)
において、比較的簡単に、任意のタイムスロットを各チ
ャネルに割当てることができる。
ルＩインタフェースの二次群インタフェース(6.3 Mbps)
において、比較的簡単に、任意のタイムスロットを各チ
ャネルに割当てることができる。
【００１８】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２が本発明の一実施例を示した図で
ある。
る。前述の図１，図２が本発明の一実施例を示した図で
ある。
【００１９】本発明においては、当該データ処理装置の
各チャネルが実装されているパッケージの搭載位置とチ
ャネル番号を指示するパッケージ搭載位置表示レジスタ
2と、該チャネルのユーザ速度を、外部から設定するユ
ーザ速度設定レジスタ 3とを設けて、ユーザ速度が該ユ
ーザ速度設定レジスタ 3に設定された時に生起する割込
み信号により、制御部 1を構成しているプロセッサ(MP
U) 10が、例えば、タイムスロット(TS)制御用ファーム
ウェアを実行して、上記パッケージ搭載位置表示レジス
タ 2から、当該チャネルが使用するタイムスロットの開
始位置を認識して、そのタイムスロット番号をTS開始レ
ジスタ 4に設定し、上記ユーザ速度設定レジスタ 3に設
定されているユーザ速度から、必要とする有効タイムス
ロット数を認識して、TSカウントレジスタ 6に、「有効
タイムスロット(TS)-1」を設定する手段が、本発明を実
施するのに必要な手段である。尚、全図を通して同じ符
号は同じ対象物を示している。
各チャネルが実装されているパッケージの搭載位置とチ
ャネル番号を指示するパッケージ搭載位置表示レジスタ
2と、該チャネルのユーザ速度を、外部から設定するユ
ーザ速度設定レジスタ 3とを設けて、ユーザ速度が該ユ
ーザ速度設定レジスタ 3に設定された時に生起する割込
み信号により、制御部 1を構成しているプロセッサ(MP
U) 10が、例えば、タイムスロット(TS)制御用ファーム
ウェアを実行して、上記パッケージ搭載位置表示レジス
タ 2から、当該チャネルが使用するタイムスロットの開
始位置を認識して、そのタイムスロット番号をTS開始レ
ジスタ 4に設定し、上記ユーザ速度設定レジスタ 3に設
定されているユーザ速度から、必要とする有効タイムス
ロット数を認識して、TSカウントレジスタ 6に、「有効
タイムスロット(TS)-1」を設定する手段が、本発明を実
施するのに必要な手段である。尚、全図を通して同じ符
号は同じ対象物を示している。
【００２０】以下、図１，図２により、本発明のタイム
スロット割当制御方式の構成と動作を説明する。当該デ
ータ処理装置の図示されていない回線対応部の初期設定
時に、各チャネルで使用するユーザ速度を、これも図示
されていない外部回路から、ユーザ速度が、ユーザ速度
設定レジスタ 3に設定すると、割込通知フリップフロッ
プ(FF) 30 が“オン”となり、制御部 1のプロセッサ(M
PU) 10に、割込みが通知される。
スロット割当制御方式の構成と動作を説明する。当該デ
ータ処理装置の図示されていない回線対応部の初期設定
時に、各チャネルで使用するユーザ速度を、これも図示
されていない外部回路から、ユーザ速度が、ユーザ速度
設定レジスタ 3に設定すると、割込通知フリップフロッ
プ(FF) 30 が“オン”となり、制御部 1のプロセッサ(M
PU) 10に、割込みが通知される。
【００２１】この割込みにより、予め、制御メモリ(RO
M) 11に格納されているタイムスロット(TS)制御用ファ
ームウェアが起動され、上記割込みの正当性を確認する
と、当該データ処理装置の各チャネルが実装されている
パッケージのパッケージ搭載位置表示レジスタ 2から、
当該パッケージの物理的搭載位置, 及び、上記割込みの
発生したチャネルの番号を認識し、該パッケージの物理
的搭載位置, 及び、チャネル番号から、予め、決定して
あるタイムスロットの開始位置を知って、TS開始レジス
タ 4に設定すると共に、上記ユーザ速度設定レジスタ 3
に設定されているユーザ速度から、該チャネルが必要と
する有効タイムスロット(TS)数を認識し、「有効TS数-
1」を、TSカウント初期値レジスタ 5を介して、TSカウ
ントレジスタ6に設定する。
M) 11に格納されているタイムスロット(TS)制御用ファ
ームウェアが起動され、上記割込みの正当性を確認する
と、当該データ処理装置の各チャネルが実装されている
パッケージのパッケージ搭載位置表示レジスタ 2から、
当該パッケージの物理的搭載位置, 及び、上記割込みの
発生したチャネルの番号を認識し、該パッケージの物理
的搭載位置, 及び、チャネル番号から、予め、決定して
あるタイムスロットの開始位置を知って、TS開始レジス
タ 4に設定すると共に、上記ユーザ速度設定レジスタ 3
に設定されているユーザ速度から、該チャネルが必要と
する有効タイムスロット(TS)数を認識し、「有効TS数-
1」を、TSカウント初期値レジスタ 5を介して、TSカウ
ントレジスタ6に設定する。
【００２２】一方、高速ディジタルＩインタフェースか
ら、多重分離回路 9において、フレーム同期信号と、ス
ロットタイミング信号が分離され、TS作成回路 90 に入
力されていて、該TS作成回路 90 では、該スロットタイ
ミング信号をエンコードしたTSエンコード信号 (以下、
TS信号という) を出力している。
ら、多重分離回路 9において、フレーム同期信号と、ス
ロットタイミング信号が分離され、TS作成回路 90 に入
力されていて、該TS作成回路 90 では、該スロットタイ
ミング信号をエンコードしたTSエンコード信号 (以下、
TS信号という) を出力している。
【００２３】ここで、上記各チャネルに対応したタイム
スロット開始位置と, 有効タイムスロット数がプロセッ
サ(MPU) 10により設定され、上記TS作成回路 90 からの
TS信号と、上記TS開始レジスタ 4の内容が一致すると、
TS有効信号フリップフロップ(TSAV) 7をセットすると共
に、TSカウンタ(TSCNT) 60を起動する。
スロット開始位置と, 有効タイムスロット数がプロセッ
サ(MPU) 10により設定され、上記TS作成回路 90 からの
TS信号と、上記TS開始レジスタ 4の内容が一致すると、
TS有効信号フリップフロップ(TSAV) 7をセットすると共
に、TSカウンタ(TSCNT) 60を起動する。
【００２４】上記TS信号は、高速ディジタルＩインタフ
ェースのタイムスロット(TS)に従って更新され、該TS信
号の更新タイミングに従って、該TSカウンタ(TSCNT) 60
を“−１”歩進させる。
ェースのタイムスロット(TS)に従って更新され、該TS信
号の更新タイミングに従って、該TSカウンタ(TSCNT) 60
を“−１”歩進させる。
【００２５】そして、該TSカウントレジスタ 6の値が、
規定値、例えば、“０”になったとき、次の更新タイミ
ングで、上記TS有効信号フリップフロップ(TSAV) 7をリ
セットするように制御する。
規定値、例えば、“０”になったとき、次の更新タイミ
ングで、上記TS有効信号フリップフロップ(TSAV) 7をリ
セットするように制御する。
【００２６】該TSカウントレジスタ 6には、前述のよう
に、ユーザ速度に必要な有効タイムスロット数−１の数
が設定されているので、上記動作により、有効タイムス
ロットの期間だけ、該TS有効信号フリップフロップ(TSA
V) 7が“オン”となるように動作する。
に、ユーザ速度に必要な有効タイムスロット数−１の数
が設定されているので、上記動作により、有効タイムス
ロットの期間だけ、該TS有効信号フリップフロップ(TSA
V) 7が“オン”となるように動作する。
【００２７】従って、図２(b) の動作タイムチャートに
示されているように、フレームのあるタイムスロット開
始位置 (例えば、該チャネルが実装されているパッケー
ジ搭載位置により決まる) から、有効タイムスロットの
数だけのタイムスロットが、当該チャネルに割当てられ
ることになる。
示されているように、フレームのあるタイムスロット開
始位置 (例えば、該チャネルが実装されているパッケー
ジ搭載位置により決まる) から、有効タイムスロットの
数だけのタイムスロットが、当該チャネルに割当てられ
ることになる。
【００２８】このように、本発明のタイムスロット割当
制御方式は、当該データ処理装置の各チャネルが実装さ
れているパッケージの搭載位置とチャネル番号を指示す
るパッケージ搭載位置表示レジスタ 2と、該チャネルの
ユーザ速度を、外部から設定するユーザ速度設定レジス
タ 3とを設けて、ユーザ速度が該ユーザ速度設定レジス
タ 3に設定された時に生起する割込み信号により、制御
部 1を構成しているプロセッサ(MPU) 10が、例えば、タ
イムスロット(TS)制御用ファームウェアを実行して、上
記パッケージ搭載位置表示レジスタ 2から、当該チャネ
ルが使用するタイムスロットの開始位置を認識してTS開
始レジスタ 4に設定し、上記ユーザ速度設定レジスタ 3
に設定されているユーザ速度から、必要とする有効タイ
ムスロット数を認識して、TSカウントレジスタ 6に、
「有効タイムスロット(TS)-1」を設定し、該TS開始レジ
スタ 4の内容と、TSカウントレジスタ 6の内容に基づい
て、TS有効信号フリップフロップ(TSAV) 7を制御するよ
うにした所に特徴がある。
制御方式は、当該データ処理装置の各チャネルが実装さ
れているパッケージの搭載位置とチャネル番号を指示す
るパッケージ搭載位置表示レジスタ 2と、該チャネルの
ユーザ速度を、外部から設定するユーザ速度設定レジス
タ 3とを設けて、ユーザ速度が該ユーザ速度設定レジス
タ 3に設定された時に生起する割込み信号により、制御
部 1を構成しているプロセッサ(MPU) 10が、例えば、タ
イムスロット(TS)制御用ファームウェアを実行して、上
記パッケージ搭載位置表示レジスタ 2から、当該チャネ
ルが使用するタイムスロットの開始位置を認識してTS開
始レジスタ 4に設定し、上記ユーザ速度設定レジスタ 3
に設定されているユーザ速度から、必要とする有効タイ
ムスロット数を認識して、TSカウントレジスタ 6に、
「有効タイムスロット(TS)-1」を設定し、該TS開始レジ
スタ 4の内容と、TSカウントレジスタ 6の内容に基づい
て、TS有効信号フリップフロップ(TSAV) 7を制御するよ
うにした所に特徴がある。
【００２９】尚、上記の実施例においては、TS有効信号
フリップフロップ(TSAV) 7をリセットするのに、TSカウ
ントレジスタ 6をカウントダウンして、“０”になった
時点で行う方式で説明したが、プロセッサ(MPU) 10が上
記ユーザ速度設定レジスタ 3の内容に基づいて、タイム
スロット(TS)割当終了レジスタに、終了スロット番号を
設定して、TS作成回路からのTS信号と、上記タイムスロ
ット(TS)割当終了レジスタの内容とを比較して一致した
時、該TS有効信号フリップフロップ(TSAV) 7をリセット
するように構成してもよいことはいう迄もないことであ
る。 又、上記の実施例においては、プロセッサ(MPU)
10が制御メモリ(ROM) 11に格納されているタイムスロッ
ト(TS)制御用ファームウェアを実行して、TS有効信号フ
リップフロップ(TSAV) 7を制御する例で説明したが、主
記憶(RAM) 上のソフトウェアで、上記の制御を行うよう
にしてもよいことはいうまでもないことである。
フリップフロップ(TSAV) 7をリセットするのに、TSカウ
ントレジスタ 6をカウントダウンして、“０”になった
時点で行う方式で説明したが、プロセッサ(MPU) 10が上
記ユーザ速度設定レジスタ 3の内容に基づいて、タイム
スロット(TS)割当終了レジスタに、終了スロット番号を
設定して、TS作成回路からのTS信号と、上記タイムスロ
ット(TS)割当終了レジスタの内容とを比較して一致した
時、該TS有効信号フリップフロップ(TSAV) 7をリセット
するように構成してもよいことはいう迄もないことであ
る。 又、上記の実施例においては、プロセッサ(MPU)
10が制御メモリ(ROM) 11に格納されているタイムスロッ
ト(TS)制御用ファームウェアを実行して、TS有効信号フ
リップフロップ(TSAV) 7を制御する例で説明したが、主
記憶(RAM) 上のソフトウェアで、上記の制御を行うよう
にしてもよいことはいうまでもないことである。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
タイムスロット割当制御方式は、ディジタル統合網(ISD
N)に対する高速ディジタルＩインタフェースにおいて、
汎用プロセッサ(MPU) ，制御メモリ(ROM) 等からなる制
御回路と、外部から設定され、上記ＭＰＵからアクセス
できるユーザ速度設定レジスタと、該ユーザ速度設定レ
ジスタにユーザ速度が設定されたとき、ＭＰＵに割込み
を発生する回路と、上記ＭＰＵからアクセスできるパッ
ケージ搭載位置表示レジスタと、タイムスロット(TS)割
当開始レジスタと、タイムスロット(TS)カウントレジス
タを具備し、上記割込みを契機に制御メモリ上のファー
ムウェアを実行して、各チャネルの搭載されているパッ
ケージ搭載位置, チャネル番号に対応して、上記タイム
スロット(TS)割当開始レジスタに設定したタイムスロッ
トから、上記ユーザ速度レジスタに設定されたユーザ速
度に対応して、タイムスロット(TS)カウントレジスタに
設定されたスロット数のタイムスロットを割当てるよう
にしたものであるので、比較的に、簡単に、任意のタイ
ムスロットを、各チャネルに割当てることができる効果
がある。
タイムスロット割当制御方式は、ディジタル統合網(ISD
N)に対する高速ディジタルＩインタフェースにおいて、
汎用プロセッサ(MPU) ，制御メモリ(ROM) 等からなる制
御回路と、外部から設定され、上記ＭＰＵからアクセス
できるユーザ速度設定レジスタと、該ユーザ速度設定レ
ジスタにユーザ速度が設定されたとき、ＭＰＵに割込み
を発生する回路と、上記ＭＰＵからアクセスできるパッ
ケージ搭載位置表示レジスタと、タイムスロット(TS)割
当開始レジスタと、タイムスロット(TS)カウントレジス
タを具備し、上記割込みを契機に制御メモリ上のファー
ムウェアを実行して、各チャネルの搭載されているパッ
ケージ搭載位置, チャネル番号に対応して、上記タイム
スロット(TS)割当開始レジスタに設定したタイムスロッ
トから、上記ユーザ速度レジスタに設定されたユーザ速
度に対応して、タイムスロット(TS)カウントレジスタに
設定されたスロット数のタイムスロットを割当てるよう
にしたものであるので、比較的に、簡単に、任意のタイ
ムスロットを、各チャネルに割当てることができる効果
がある。
【図１】本発明の一実施例を示した図（その１）
【図２】本発明の一実施例を示した図（その２）
【図３】従来のタイムスロット割当制御方式を説明する
図
図
１ 制御部 10 プロセッサ
(MPU) 11 制御メモリ(ROM) 2 パッケージ搭載位置表示レジスタ 3 ユーザ速度設定レジスタ 30 割込み通知
フリップフロップ(FF) 4 TS開始レジスタ 6 TSカウントレジスタ 7 TS有効信号フリップフロップ(TSAV) 9,9a 多重分離回路 90,90a TS作
成回路
(MPU) 11 制御メモリ(ROM) 2 パッケージ搭載位置表示レジスタ 3 ユーザ速度設定レジスタ 30 割込み通知
フリップフロップ(FF) 4 TS開始レジスタ 6 TSカウントレジスタ 7 TS有効信号フリップフロップ(TSAV) 9,9a 多重分離回路 90,90a TS作
成回路
Claims (1)
- 【請求項１】ディジタル統合網(ISDN)に対する高速ディ
ジタルＩインタフェースにおけるタイムスロット割当制
御方式であって、 該高速ディジタルＩインタフェースに接続される、複数
のチャネルを備えた回線対応部に、少なくとも、汎用の
プロセッサ(MPU)(10) と, メモリ(11)とからなる制御回
路(1) と、 外部から設定され、上記プロセッサ(MPU)(10) からアク
セスできるユーザ速度設定レジスタ(3) と、該ユーザ速
度設定レジスタ(3) にユーザ速度が設定されたとき、上
記プロセッサ(MPU)(10) に割込みを発生する回路(30)
と、 上記プロセッサ(MPU)(10) からアクセスできる、上記各
チャネルが実装されているパッケージの搭載位置／チャ
ネル番号を指示するパッケージ搭載位置表示レジスタ
(2) と、タイムスロット割当開始レジスタ(4) と、タイ
ムスロットカウントレジスタ(5,6) を具備し、 上記割込み発生回路(30)からの割込み信号によるプロセ
ッサ(10)への割込みを契機に、上記制御部(1) のメモリ
(11)上のファームウェア／ソフトウェアを上記プロセッ
サ(MPU)(10) が実行し、上記パッケージ搭載位置表示レ
ジスタ(2) に設定されているパッケージ搭載位置／チャ
ネル番号に対応して、上記タイムスロット(TS)割当開始
レジスタ(4) に設定したタイムスロットから、上記ユー
ザ速度設定レジスタ(3) に設定されているユーザ速度に
対応して、上記タイムスロット(TS)カウントレジスタ
(5,6) に設定されたスロット数に基づいて、該パッケー
ジに搭載されているチャネルに対して、複数のタイムス
ロットを割当てることを特徴とするタイムスロット割当
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8796491A JPH0661960A (ja) | 1991-04-19 | 1991-04-19 | タイムスロット割当制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8796491A JPH0661960A (ja) | 1991-04-19 | 1991-04-19 | タイムスロット割当制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661960A true JPH0661960A (ja) | 1994-03-04 |
Family
ID=13929544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8796491A Withdrawn JPH0661960A (ja) | 1991-04-19 | 1991-04-19 | タイムスロット割当制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311309B1 (ko) * | 1999-05-06 | 2001-11-02 | 박원배 | 고정 타임슬롯 할당방식으로 운영되는 데이타 채널장치 |
-
1991
- 1991-04-19 JP JP8796491A patent/JPH0661960A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311309B1 (ko) * | 1999-05-06 | 2001-11-02 | 박원배 | 고정 타임슬롯 할당방식으로 운영되는 데이타 채널장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |