JPH0661447A - 皮膜中の応力を制御する方法 - Google Patents

皮膜中の応力を制御する方法

Info

Publication number
JPH0661447A
JPH0661447A JP5125850A JP12585093A JPH0661447A JP H0661447 A JPH0661447 A JP H0661447A JP 5125850 A JP5125850 A JP 5125850A JP 12585093 A JP12585093 A JP 12585093A JP H0661447 A JPH0661447 A JP H0661447A
Authority
JP
Japan
Prior art keywords
layer
trench
substrate
stress
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5125850A
Other languages
English (en)
Other versions
JPH0799771B2 (ja
Inventor
Walter Bulylet Donald
ドナルド・ウォルター・ブルイレット
Charles Kriwantic Timothy
ティモシー・チャールズ・クリワンチク
Jerome Brett Lasky
ジェローム・ブレット・ラスキ
Laurence Mooler Rick
リック・ローレンス・モーラー
Otto Raushear Wolfgang
ヴォルフガング・オットー・ラウシャー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0661447A publication Critical patent/JPH0661447A/ja
Publication of JPH0799771B2 publication Critical patent/JPH0799771B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00642—Manufacture or treatment of devices or systems in or on a substrate for improving the physical properties of a device
    • B81C1/0065—Mechanical properties
    • B81C1/00666—Treatments for controlling internal stress or strain in MEMS structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0161—Controlling physical properties of the material
    • B81C2201/0163—Controlling internal stress of deposited layers
    • B81C2201/0167—Controlling internal stress of deposited layers by adding further layers of materials having complementary strains, i.e. compressive or tensile strain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、シリコン基板中の高アスベ
クト比のトレンチを充填するのに使用される材料中の応
力の状態および大きさを制御する方法を提供することに
ある。 【構成】 基板２２の表面上に結晶材料の層２４を付着
させた後、結晶材料の層の上に非晶質材料の層２６を付
着させる。次に、これらの層を加熱して、非晶質材料２
６を結晶化させる。この結晶化により、非晶質層２６中
の応力が減少し、さらには状態が変化することさえあ
り、このために層が基板の隣接領域に及ぼす力が減少す
る。この方法は、トレンチ型ＤＲＡＭに使用されるタイ
プの深トレンチ・キャパシタを充填するのに使用するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体製造に使用され
るタイプの薄膜中の応力を制御する方法に関し、さらに
詳細には、シリコン基板中の高アスペクト比のトレンチ
を充填するのに使用される材料中の、応力の状態および
大きさを制御する方法に関するものである。
【０００２】
【従来の技術】トレンチ型ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）デバイスでは、デバイスの
容量性素子は通常シリコン基板中に形成した深いトレン
チ中に形成される。本明細書では、「深い」トレンチま
たは「高アスペクト比」のトレンチとは、トレンチの深
さが通常直径の１０倍を超えるものをいう。これらのＤ
ＲＡＭデバイスは、ＤＲＡＭの集積度および性能を向上
させるためのたゆまない努力の結果極めて満足に機能す
るが、このようなデバイスが電荷を保持する期間を増大
させる必要がある。
【０００３】保持時間は、シリコン基板の、キャパシタ
がその中に形成されるトレンチに隣接する部分での割込
み型転位によって生じる電荷の漏れによって悪影響を受
ける。このような転位は、明らかに、一部には容量性デ
バイスの製造に使用されるトレンチ充填材料中の固有の
圧縮応力によるものである。充填材料中の圧縮応力によ
り、トレンチの壁面が外側に反り、このトレンチの壁面
の反りによって、トレンチの壁面に隣接する基板中に転
位が導入されると考えられる。
【０００４】非常に高温でのアニーリング工程が、酸化
物皮膜中の応力を減少させるのに使用されている。残念
ながら、このような工程は多結晶シリコン（ポリシリコ
ン）皮膜中の応力には有効ではないとみられている。特
にトレンチ型ＤＲＡＭの充填材料として使用する場合、
ポリシリコン皮膜中の応力を著しく減少させるための他
の工程は知られていないと考えられる。
【０００５】条件によっては、深トレンチ・キャパシタ
の製造中に、その充填物中に空洞が発生する。このよう
な空洞の発生を最小限に抑えるための方法の１つが、米
国特許第４９７７１０４号明細書に開示されている。こ
の方法は、（ａ）半導体基板上にドーピングした第１の
半導体皮膜を付着させ、（ｂ）ドーピングした皮膜の上
にドーピングしない第２の半導体皮膜を付着させ、
（ｃ）基板を熱処理して、ドーパントを第１の皮膜から
第２の皮膜に拡散させるものである。上記の特許に記載
された１例では、この特許に開示された方法を使用し
て、リンのドーパント濃度が１×１０20／ｃｍ3のトレ
ンチ電極を形成している。
【０００６】超小型機械式デバイスの分野では、状況に
よっては、所定の構成にするために、所与の構造を変形
させる必要がある。たとえば、光デフレクタ・アレイお
よび圧力センサに使用されるタイプのシリコン超小型機
械式片持ちばり構造は、構造中の真性応力または熱応力
により、望ましくない形で屈曲することが知られてい
る。状況によっては、変形が制限または除去できれば、
このような構造の機能性または有用性あるいはその両方
が増大するであろう。
【０００７】
【発明が解決しようとする課題】本発明は、皮膜が所定
の状態および大きさの応力を有するように、基板上に材
料の皮膜を付着させる方法を提供するものである。皮膜
中の応力を制御することにより、この層が基板の隣接す
る領域に及ぼす力が精密に制御される。
【０００８】
【課題を解決するための手段】本発明の１実施例による
方法では、基板の表面上に結晶材料の層を付着させる。
次に、結晶材料の層の上に結晶化可能な非晶質材料の層
を付着させる。最後に、非晶質層が少なくとも一部結晶
化するのに十分な温度で、それに十分な時間、基板を加
熱する。非晶質材料の層は結晶化によって収縮し、これ
によって層中の圧縮応力が減少し、場合によっては、そ
の状態が引張応力に変化する。それまで非晶質であった
層中の応力の減少または状態変化により、結晶層および
それまで非晶質であった層が構造に及ぼす力が変化す
る。層中の応力の状態および大きさは、主として層の厚
みの関数として変化するので、層の厚みを制御すること
により、層中の応力が精密に制御される。このようにし
て、それまで非晶質であった層中の応力の状態および大
きさを制御することにより、結晶層とそれまで非晶質で
あった層からなる複合層が基板に及ぼす力も正確に制御
することができる。
【０００９】本発明の別の実施例による方法では、圧縮
応力を受ける非晶質材料の層を基板の選択された部分に
付着させる。次に、非晶質材料の層が少なくとも一部結
晶化するのに十分な温度で、それに十分な時間、基板を
加熱する。非晶質材料の層の厚みを制御することによ
り、この層が基板に及ぼす力が注意深く制御される。
【００１０】本発明のさらに別の実施例による方法で
は、比較的軽度にドーピングした多結晶シリコンの層
を、基板中に形成された深いトレンチの壁面上に付着さ
せる。次に、真性非晶質シリコンの層を多結晶シリコン
の層上に、トレンチをシリコンで完全に充填するのに十
分な厚みに付着させる。最後に、基板を加熱して非晶質
層を結晶化させ、多結晶材料の層中のドーパントをそれ
まで非晶質シリコンであった層中に拡散させる。多結晶
シリコン層中のドーパント濃度は、加熱工程の完了後
に、この層とそれまで非晶質であった層中のドーパント
濃度が、従来の付着技術によって容易に反復して得られ
るドーパント濃度より低くなるように選択する。多結晶
シリコンの層とそれまで非晶質であった層のこのような
比較的軽度のドーピングにより、これらの層中の応力
が、通常のより高い濃度にドーピングされたシリコン・
トレンチ充填物中で通常得られるよりも低い濃度に減少
すると考えられる。このように、非晶質層を結晶化させ
ると同時に層中の全ドーパント濃度を減少させることに
より、トレンチ充填物中の応力を減少させる非常に有効
な方法が得られる。
【００１１】
【実施例】図で、各層の材料の厚みは、わかりやすいよ
うに変更してあり、必ずしも原寸に比例してはいない。
【００１２】図１ないし図３を参照して、本発明によ
る、基板２２の表面２０上に付着させた皮膜の応力を、
所定の大きさおよび状態（すなわち引張または圧縮）に
する方法について説明する。皮膜中の応力を選択的に制
御することにより、この皮膜が基板２２の隣接する領域
に及ぼす力を精密に制御することができる。
【００１３】具体的に述べると、本発明の１実施例で
は、図３に示すように、基板２２の表面２０上に結晶材
料の層２４を付着させた後、層２４の上に結晶化可能な
材料の層２６を付着させる。次に、層２４および２６を
加熱して、層２６を少なくとも部分的に結晶化させる。
【００１４】結晶化により、層２６が占める空間の体積
が変化する。この変化の量と、体積が増大するか減少す
るかは、層２６に使用する材料に応じて変わる。しか
し、ほとんどの材料では、層２６が占める体積は結晶化
によって減少する。したがって、下記の本発明の説明で
は、層２６は結晶化によって体積が減少する材料で形成
したものと仮定する。
【００１５】層２６の結晶化の結果、層中の応力の大き
さが減少し、場合によっては、層中の応力の状態が変化
する。結晶化後の層２６中の応力の状態および大きさの
変化は、主として層の組成および厚みに応じて変わる。
したがって、層２６の材料を適切に選択し、層２６を適
切な厚みに付着させることにより、層中の応力の状態お
よび大きさを精密に制御することができる。このように
して層２６中の応力を制御することにより、この層が層
２４に、したがって基板２２の隣接領域に及ぼす力も精
密に制御することができる。
【００１６】層２６の結晶化によって生じる応力の変化
を示すものとして図４を参照する。図４は結晶化の前後
の層２６の応力の大きさの例をグラフで示している。層
２６は、４０００オングストロームの厚みに付着させた
真性非晶質シリコンからなる。層２６は、厚みが約８０
０オングストロームの多結晶シリコン（ポリシリコン）
の層２４の上に付着させたものである。図４の線３２で
示すように、層２６は最初に付着させた時点では、約３
００ＭＰａ（３×１０9ダイン／ｃｍ2）の圧縮応力を有
していた。次に、層２６を徐々に約７００℃まで加熱す
ると、温度が約６００〜７００℃まで上昇する間、層中
の応力はごく徐々に減少する。層２６の温度がこの約６
００〜７００℃の範囲に達すると、層２６中の圧縮応力
が急速に減少し始め、最終的には引張応力となる。層を
約４００℃に冷却すると、層中の引張応力は、線３４で
示すように、約２００ＭＰａ（２×１０9ダイン／ｃ
ｍ2）で安定化する。
【００１７】層２４および２６には、ある範囲の材料を
使用することができるが、主要な要件は、層が非晶質の
状態で存在し、付着可能であり、加熱により結晶化する
ことである。したがって、層２４および２６に適した材
料には、半導体、金属、および塩があるが、シリコンが
好ましい。このような材料は、スパッタリングや化学蒸
着（ＣＶＤ）などの従来の方法によって、基板２２上に
付着させることができる。層２４および２６を付着させ
るのにどんな方法を使用するかにかかわらず、層はどの
ような場合にも、相互に、および基板２２に固く接着す
るように付着させることが重要である。このような接着
が必要なのは、層中の応力が基板の隣接領域に伝達され
るようにするためである。
【００１８】層２４および２６がシリコンなどの半導体
材料で、すなわち層２４が多結晶シリコンで、層２６が
非晶質シリコンで形成される場合、ホウ素などの不純物
を層中に含有することが望ましい。層２４および２６内
で実質的に均一な不純物濃度を達成するための方法の１
つは、ドーピングの不純物濃度が最終的に必要な濃度よ
り高くなるように層２４を付着させた後、層２６を真性
非晶質材料として付着させることである。層２４および
２６を加熱して層２６を結晶化させると、層２４中の不
純物が層２６に拡散し、層２４および２６全体の不純物
濃度が実質的に均一になる。この方法の特別の利点は、
加熱後に層２４および２６の不純物濃度が比較的低く
（すなわち、１×１０19／ｃｍ3〜３×１０19／ｃｍ
3に）なることである。状況によっては、様々な半導体
デバイスに使用される多結晶シリコン中の不純物濃度
を、日常的に良好な再現性でこのように比較的低くする
ことは難しい傾向がある。さらに、（１）層２４がｐ型
ポリシリコンで、層２６が真性またはｐ型の非晶質シリ
コンであるとき、および（２）加熱後の層２４および２
６のドーパント濃度が１×１０19／ｃｍ3〜３×１０19
／ｃｍ3に維持されるとき、このような層中の応力は、
ドーパント濃度が通常の１×１０20／ｃｍ3〜１×１０
21／ｃｍ3の範囲である場合よりも低くなると思われ
る。
【００１９】層２４および２６をドーピングするために
は上記の方法が好ましいが、場合によっては層２４を真
性多結晶シリコンとして、層２６をドーピングした非晶
質シリコンとして付着させるのが望ましいこともある。
ホウ素などのドーパントを周知の拡散技術によって非晶
質シリコン層に添加することにより、非晶質構造を保持
するために層を付着させなければならない温度が低下す
る。層２４をドーピングした多結晶シリコンとして、層
２６をドーピングした非晶質シリコンとして付着させる
ことが好ましい場合もある。さらに、状況によっては、
層２６を基板２２の表面２０上に直接付着させた後、層
２６の上面に層２４を付着させるのが望ましい場合もあ
る。
【００２０】層２４および２６がシリコンから形成され
る場合、低圧化学蒸着（ＬＰＣＶＤ）法によって、層は
基板２２の表面２０上に満足に付着される。この方法
は、たとえば、米国カリフォルニア州フレモントのジェ
ネラル・シグナル・シンフィルム・コーポレーション
（General Signal Thinfilm Corporation）から市販さ
れているＬＰＣＶＤ装置を使用して行うことができる。
ＬＰＣＶＤ装置の動作パラメータは使用する装置に応じ
て変わるが、ジェネラル・シグナル社の装置では、真性
非晶質シリコンを層２６として付着させるのに必要な温
度および圧力の動作パラメータは、図５に示すとおりで
ある。層２６用のシリコンが確実に非晶質状態で付着す
るようにするためには、番号３６で示す線の左側にくる
１組の動作パラメータを選択すべきである。この場合の
温度は５６０〜６２０℃であり、圧力は１００〜８００
ミリトル（mTorr）である。
【００２１】層２４および２６が基板２２の隣接領域に
及ぼす力は、実験に基づいて決定することができる。こ
の実験は、種々の厚みおよび不純物濃度の層２４および
２６を付着させた後、たとえば、周知の反射率測定法を
使用して、基板２２の表面２０の変形を測定することに
よって行う。この反射率測定法は、米国カリフォルニア
州サニービルのフレクサス（Flexus）社製の反射率測定
装置を使用して行うことができる。層２４および２６の
特性を表面２０の変形のタイプ（すなわち凹か凸か）お
よび程度と相関させることにより、所望の力を基板２２
の隣接領域に及ぼす層２４および２６を得るのに必要な
付着パラメータを決定することができる。
【００２２】本発明を実施する際、結晶層２４と非晶質
層２６の厚みの比を、所期の不純物濃度、応力、および
層全体の厚みに応じて、比較的広い範囲で変えることが
できる。しかし、層２４と２６の厚みの比は、それぞれ
を比較的高度にドーピングしたポリシリコンおよび真性
非晶質シリコンで形成する場合、約１：１０がよい。
【００２３】基板上に付着させた皮膜中の応力の状態と
大きさを制御する上記の方法は、現世代のトレンチ格納
ＤＲＡＭに使用されるタイプの、トレンチ格納キャパシ
タのトレンチを充填するのに使用することができる。す
なわち、深いトレンチの充填物として使用する場合、層
２４および２６は上記の付着技術およびパラメータに従
って付着させる。このようなトレンチ充填物中の応力
も、上述のように精密に制御することができる。
【００２４】トレンチ充填物中の応力の大きさと種類を
制御することにより、このようなトレンチ充填物がＤＲ
ＡＭ基板のトレンチに隣接する部分に及ぼす力を精密に
制御することができる。この力を制御することにより、
トレンチに隣接する基板中での転位の形成を著しく減少
させることができる。この転位により、明らかに電荷が
キャパシタから洩れる通路ができるため、転位の形成を
減少させることによって、関連するＤＲＡＭの保持時間
が増大すると考えられる。
【００２５】例１ 図６および図８を参照して、上記の方法をトレンチ型Ｄ
ＲＡＭデバイス用の深トレンチ・キャパシタの製造に使
用した。具体的には、この方法を使って、シリコン基板
２２中の、それぞれ深さ約９μｍ、幅が約７０００オン
グストロームで、実質的に垂直な（すなわち内側にも外
側にも反っていない）壁面を有する複数のトレンチ３８
を充填した。下記のトレンチ充填工程の開始前に、窒化
シリコンや熱酸化物などの誘電性材料をトレンチの壁面
上に付着させた。
【００２６】第１の工程として、比較的薄い、すなわち
厚みが約１００オングストロームの真性多結晶シリコン
の層４０を、各トレンチ３８の壁面と、基板２２の隣接
する表面領域に付着させた。この層の付着は、ジェネラ
ル・シグナル・テクノロジー・コーポレーション（Gene
ral Signal Technology Corporation）製のＬＰＣＶＤ
炉を使用して、温度５６０℃、圧力１５０ミリトル、Ｓ
ｉＨ4流量３５０ｍｌ／分、Ｈ2流量３０ｍｌ／分で、約
２分間行った。層２４を付着させる前に、炉が確実に定
常状態に達するように層４０を付着させた。
【００２７】次に、層４０の付着に使用したＬＰＣＶＤ
炉に基板を入れたまま、比較的軽度にドーピングしたｐ
型の多結晶シリコンの層２４を層４０の上に付着させ
た。層２４を付着させる工程は、流量４５ｍｌ／分の１
％ＢＣｌ3を追加し、付着工程を２分ではなく約１７分
とした以外は、層４０の付着と同様の条件で行った。こ
の付着工程により、厚み約８００オングストローム、ド
ーパント濃度が約２×１０20／ｃｍ3の多結晶シリコン
の層２４が形成された。
【００２８】次に、ＬＰＣＶＤ炉に基板２２を入れたま
ま、真性非晶質シリコンの層２６を、各トレンチ３８中
の残った開口が非晶質シリコンで充填されるように、層
２４の上に付着させた。層２６の付着パラメータは、付
着時間を約２分から約６時間１０分に延長した以外は、
上記の層４０の付着と同様の条件で行った。層２６の厚
みは約５２００オングストロームであった。
【００２９】最後に、基板２２を窒素雰囲気中で、約９
５０℃で約２０分間アニーリングした。このアニーリン
グ工程により、層２４中の不純物が層４０および２６中
に比較的均一に拡散し、これらの層のドーパント濃度が
約１×１０19／ｃｍ3と比較的均一になった。さらに、
このアニーリング工程により、層２６が結晶化し、その
ために層が収縮した。
【００３０】アニーリング工程の完了後、層２４、２６
および４０を構成する皮膜中の応力を測定した。この皮
膜は、引張応力が約２００ＭＰａ（２×１０9ダイン／
ｃｍ2）であることが分かった。比較のため、層２６は
当初付着させた時点で約３００ＭＰａ（３×１０9ダイ
ン／ｃｍ2）であった。基板２２の反射率の測定によ
り、基板の上面の湾曲の変化が明らかになった、すなわ
ち上面がより平坦になった。基板２２の構成のこのよう
な変化は、トレンチを充填するのに使用した層２４、２
６、４０からなる皮膜中の応力が減少したため、各トレ
ンチ３８の壁面が外側に湾曲する量が減少したことによ
るものである。これとは対照的に、深いトレンチを完全
にポリシリコンで充填した場合、このポリシリコン充填
物材中の応力によって、このようなトレンチの壁面がか
なり外側に湾曲することが分かった。トレンチの壁面の
このような外側への湾曲によって、後の酸化またはイオ
ン注入などの工程の後に、シリコン基板の隣接する部分
への転位が起こると考えられる。
【００３１】図９を参照すると、当業者なら気付くよう
に、トレンチ格納ＤＲＡＭの製造には、トレンチ３８を
充填するのに使用する材料に隣接し、それと電気的に接
続されたある種の追加的構造を形成する必要がある。ト
レンチ３８に格納された電荷の放出を制御する、アクセ
ス・トランジスタなどの関連する構造を形成する技術
は、たとえば、米国特許第４６８８０６３号および第４
８０１９８８号明細書に開示されている。このような関
連する構造をトレンチ・キャパシタと電気的に接続する
構造を形成する技術は、米国特許第４８７３２０５号明
細書に開示されている。
【００３２】このように、上述の方法でトレンチを充填
してＤＲＡＭ４４（図９）を製造する際には、トレンチ
に隣接してアクセス・トランジスタを形成する。上記米
国特許第４６８８０６３号および第４８０１９８８号明
細書に記載されたタイプの周知の方法を使って、トラン
ジスタ４６を製造することができる。さらに、必要に応
じて、層２４と２６、または層４０と２４と２６でトレ
ンチを充填する前に、絶縁材料の層４８をトレンチ３８
の壁面に付着させる。絶縁層４８と、状況に応じて、層
２４および２６、または層４０、２４および２６からな
るトレンチ充填材料との界面に、トレンチ格納キャパシ
タの１つの電極が形成される。第２の電極は、絶縁層４
８と、トレンチ３８に隣接する基板の部分との界面に形
成される。図９には明示されていないが、トランジスタ
４６をキャパシタの第１の電極と電気的に接続する構造
も形成する。この構造を形成する方法は、米国特許第４
８７３２０５号明細書に開示されている。キャパシタの
トレンチを本発明の方法によって充填したＤＲＡＭ４４
の製法の他の態様については、ＤＲＡＭ４４のアレイ
（図示せず）を形成する技術も含めて、米国特許第４６
８８０６３号、第４８０１９８８号および第４８７３２
０５号明細書に開示されている。
【００３３】本発明の方法は、皮膜を付着させた表面に
隣接する構造の部分に所定の力を及ぼすことが必要な、
他の広範囲の工程に関しても使用することができる。た
とえば、本発明は、Ｒ．ハウ（Howe）他の論文"Polycry
stalline Silicon Micromechanical Beams"、Electroch
emical Society, Inc., Extended Abstracts of theEle
ctronics Division, Spring Meeting（１９８２年５月
９〜１４日）に開示されたタイプのシリコン基板中の超
小型機械式デバイスの製造にも適用できる。このように
使用する場合、上記の方法の第１の工程、すなわち結晶
材料（たとえばポリシリコン）の層の付着は省略するこ
とができる。すなわち、上記の付着温度および圧力で基
板の表面上に非晶質材料を直接付着させる。
【００３４】上述のように、ポリシリコン超小型機械式
構造中の固有応力または熱応力により、このような構造
の形状が所望のものからずれることがある。たとえ
ば、、状況によっては、超小型機械式片持ちばり（ビー
ム）が、ビーム中の応力により、ビーム６０に関して図
１０に示すように、上方または下方に湾曲することがあ
る。このようなビームの変形が、圧力センサ、光反射、
その他ビームが達成する機能に悪影響を与える可能性が
ある。
【００３５】この問題を解決するために、非晶質材料の
層６２をビームの表面上に付着させた後、アニーリング
を行って層を少なくとも部分的に結晶化させる。ほとん
どの非晶質材料では、この結晶化によって層６２が収縮
し、そのために層中の応力の大きさが減少し状態が変化
する。材料、層の厚み、およびドーパント濃度を適当に
選択することにより、層６２中の応力の変化を、アニー
リングの後に、変形を減少またはなくすのに必要な力を
層がビーム６２に及ぼすように、精密に調整することが
できる。図１１に示すように、アニーリングの後、層６
２は、ビームの湾曲をなくす力をビーム６０に及ぼす。
ビーム６０の変形をなくすのに必要な精密な厚みおよび
ドーパント濃度は、上述の反射率測定法を用いて実験的
に決定することができる。層６２が非晶質シリコンから
なる場合、上述のように、上記の図５に示すパラメータ
により、ＬＰＣＶＤ炉を使用して層を付着させることが
できる。
【００３６】以上述べたように、ドーパント濃度が１×
１０19／ｃｍ3〜３×１０19／ｃｍ3の範囲のｐ型ポリシ
リコン皮膜中の応力は、ドーパント濃度が通常の１×１
０20／ｃｍ3〜１×１０21／ｃｍ3の範囲のｐ型ポリシリ
コン皮膜中の応力よりも小さいと考えられる。図１２お
よび図１３に示す本発明のもう１つの実施例は、ポリシ
リコン皮膜中の応力を減少させる技術として、この知見
を利用したものである。
【００３７】この代替実施例の第１の工程として、比較
的軽度にドーピングしたｐ型のポリシリコンの層７０
を、上述の従来のＬＰＣＶＤ技術を使用して、基板２２
上に付着させる。次に、ドーピングしないポリシリコン
の層７２を、やはり上述の従来のＬＰＣＶＤ技術を使用
して、層７０の上に付着させる。最後に層７０および７
２を、層７０中のドーパントが層７２全体に実質的に均
一に拡散するのに十分な温度でそれに十分な時間加熱す
る。
【００３８】層７０中のドーパント濃度は、加熱工程
後、層７０および７２中のドーパント濃度が１×１０19
／ｃｍ3〜３×１０19／ｃｍ3の範囲となるように選択す
る。ドーパント濃度が１×１０19／ｃｍ3〜３×１０19
／ｃｍ3の範囲になるのに必要な、付着させた時点での
層７０中のドーパント濃度は、層７０および７２の相対
的厚みに応じて変わる。しかし、この方法の１つの態様
では、最初に、ホウ素ドーパント濃度が１×１０20／ｃ
ｍ3、厚みが８００オングストロームの層７０を、厚み
が３２００オングストロームの真性ポリシリコン層７２
とともに付着させる。この例では、層７０および７２を
温度９５０℃で約２０分間加熱した。得られた層７０お
よび７２からなる皮膜中のドーパント濃度は、約５×１
０18／ｃｍ3〜３×１０19／ｃｍ3であった。
【００３９】比較的低いドーパント濃度が層７０および
７２中の応力に与える影響は、これらの層がｐ型ポリシ
リコンからなる場合に最もはっきり実証されている。比
較的低いドーパント濃度によって層７０および７２中の
応力が減少する原因となる機構は完全には分かっていな
いが、ｐ型ポリシリコンについては、ホウ素原子のイオ
ン半径（０．２３オングストローム）とケイ素原子のイ
オン半径（０．４１オングストローム）の差が比較的大
きいことが応力減少の原因と考えられる。この点に関連
して、ホウ素原子のイオン半径の方が小さいために、ポ
リシリコンの結晶格子が占める空間が減少するとの仮説
が立てられる。このような空間の減少が、明らかに層７
０の占める体積を減少させ、そのために層中の応力が減
少するものと考えられる。層７０中の応力を減少させる
ことにより、層７０および７２からなる複合層が及ぼす
力が減少する。
【００４０】ｎ型ポリシリコンに使用するヒ素やリンな
どのドーパント材料は、ホウ素よりイオン半径がシリコ
ンのイオン半径に近い。したがって、ｐ型ポリシリコン
の場合のドーパント濃度、すなわち５×１０18／ｃｍ3
〜３×１０19／ｃｍ3に減少させても、ｎ型ポリシリコ
ン中では応力の減少は少ししか生じないと考えられる。
したがって、層７０および７２はｐ型ポリシリコンから
形成することが好ましい。
【００４１】層７０および７２は、トレンチ格納ＤＲＡ
Ｍに使用されるタイプの深いトレンチ（図示せず）用の
充填物として使用することができる。上述のように、深
いトレンチ用の充填物中の応力を最小にすることによ
り、基板の深いトレンチが形成される隣接部分にこの充
填物が及ぼす力が減少する。このような減少が、基板の
トレンチに隣接する領域中での転位の発生を減少させる
と考えられる。
【００４２】層７０および７２中の応力の精密な大きさ
は、（１）層７０中のドーパント濃度ならびに層７０お
よび７２の厚みと、（２）アニーリング後のこれらの層
中の応力との関係を実験的に求めることによって制御す
ることができる。このような実験による決定は、上述の
反射率測定法を用いて行うことができる。
【００４３】
【発明の効果】以上述べたように、本発明によれば、非
晶質層の応力の状態と大きさを制御することにより、結
晶層と、これまで非晶質であった層とからなる複合層が
基板に及ぼす力を正確に制御することができ、特に、シ
リコン基板中の高アスペクト比のトレンチを充填するの
に使用される材料中の、応力の状態および大きさを制御
することができる。
【図面の簡単な説明】
【図１】基板の一部分の拡大断面図である。
【図２】基板上に多結晶材料の層を付着させた以外は、
図１と類似の図である。
【図３】多結晶材料の層の上に非晶質材料の層を付着さ
せた以外は、図２と類似の図である。
【図４】温度の変化につれて生じる、非晶質層中の応力
の変化を示すグラフである。
【図５】非晶質シリコンを付着させる際の、付着パラメ
ータを示す図である。
【図６】深いトレンチを形成し、トレンチ中と基板の隣
接領域上に薄い真性多結晶シリコンの層を有する基板の
断面図である。
【図７】真性多結晶シリコンの層の上には、高度にドー
ピングした多結晶シリコンの層を付着させた以外は、図
６と類似の図である。
【図８】高度にドーピングした多結晶シリコンの層の上
に比較的厚い非晶質シリコンの層を付着させた以外は、
図７と類似の図である。
【図９】ＤＲＡＭの概略断面図である。
【図１０】長手方向に沿って僅かに下方に湾曲したシリ
コンの超小型機械式片持ちばりを示す側面図である。
【図１１】片持ちばりの上面に材料の層を付着させた以
外は、図１０と類似の図である。
【図１２】ドーピングした多結晶シリコンの層を付着さ
せた基板の拡大断面図である。
【図１３】ドーピングした多結晶シリコンの層の上に真
性多結晶シリコンの層を付着させた以外は、図１２と類
似の図である。
【符合の説明】
２０ 基板表面 ２２ 基板 ２４ 結晶材料層 ２６ 非晶質材料層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティモシー・チャールズ・クリワンチク アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、スカイライン・ ドライブ 23 (72)発明者 ジェローム・ブレット・ラスキ アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、マレイ・ロード 11 (72)発明者 リック・ローレンス・モーラー アメリカ合衆国05495、アメリカ合衆国バ ーモント州ウィリストン、ライマン・ドラ イブ １ (72)発明者 ヴォルフガング・オットー・ラウシャー ドイツ連邦共和国7052、シェヴァイクハイ ム、トリベルグレ 35

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】基板の表面に付着させた皮膜中の応力を、
    所定の大きさおよび状態にする方法において、 ａ）所定の厚みの結晶材料の第１の層と、所定の厚みの
    結晶化可能な非晶質材料の第２の層とを含む複合皮膜を
    基板の表面に付着させる工程と、 ｂ）上記第１および第２の層を熱的にアニーリングし
    て、上記第２の層を少なくとも部分的に結晶させる工程
    とを含む方法。
  2. 【請求項２】上記結晶材料の第１の層が、所定のドーパ
    ント濃度にドーピングした多結晶シリコンであることを
    特徴とする、請求項１の方法。
  3. 【請求項３】上記非晶質材料が非晶質シリコンであり、
    上記アニーリング工程が、上記のドーピングした多結晶
    シリコンの第１の層中のドーパントが、上記非晶質材料
    の第２の層中に拡散するのに十分な温度でそれに十分な
    時間行なわれることを特徴とする、請求項２の方法。
  4. 【請求項４】シリコン基板中のトレンチを、トレンチに
    隣接する基板の領域に所定の力を及ぼすような材料で充
    填する方法において、 ａ）トレンチの壁面上にドーピングした多結晶シリコン
    の第１の層を付着させる工程と、 ｂ）上記第１の層の上に非晶質シリコンの第２の層を付
    着させる工程と、 ｃ）上記第１および第２の層を、ｉ）上記第１の層中の
    ドーパントが上記第２の層中に拡散し、ｉｉ）上記第２
    の層が少なくとも部分的に結晶化するのに十分な温度で
    それに十分な時間アニーリングする工程とを含む方法。
  5. 【請求項５】シリコン基板中のトレンチを充填する方法
    において、 ａ）トレンチの壁面上に真性シリコンの第１の層を付着
    させる工程と、 ｂ）上記第１の層の上にドーピングした多結晶シリコン
    の第２の層を付着させる工程と、 ｃ）上記第２の層の上に非晶質シリコンの第３の層を付
    着させる工程と、 ｄ）基板を、ｉ）上記第２の層中のドーパントが上記第
    ３の層中に拡散し、ｉｉ）上記第３の層が結晶化するの
    に十分な温度でそれに十分な時間アニーリングする工程
    とを含む方法。
  6. 【請求項６】構造の選択された部分に所定の力を及ぼす
    方法において、 結晶化可能な非晶質材料の層を、ａ）上記層が上記選択
    された部分に固く接着し、ｂ）上記層が所定の状態およ
    び大きさの応力を有するように、上記構造の所定の部分
    に付着させる工程と、 上記層を少なくとも部分的に結晶化させるのに十分な温
    度でそれに十分な時間上記層を熱的にアニーリングし
    て、上記層が所定の力を上記選択された部分に及ぼすよ
    うに上記層中の応力を変化させる工程とを含む方法。
  7. 【請求項７】ダイナミック・ランダム・アクセス記憶装
    置のアレイを形成する方法において、 複数の深いトレンチを形成した基板を準備する工程と、 上記の深い各トレンチ中に、ａ）上記各トレンチの壁面
    上にドーピングした多結晶シリコンの第１の層を付着さ
    せる工程と、ｂ）上記各第１層の上に非晶質シリコンの
    第２の層を付着させる工程と、ｃ）上記第１および第２
    の層を、ｉ）上記第１の層中のドーパントが上記第２の
    層中に拡散し、ii）上記第２の層が少なくとも部分的に
    結晶化するのに十分な温度でそれに十分な時間アニーリ
    ングする行程とによってキャパシタを形成する工程とを
    含む方法。
JP5125850A 1992-06-26 1993-05-27 皮膜中の応力を制御する方法 Expired - Fee Related JPH0799771B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US90557692A 1992-06-26 1992-06-26
US905576 1992-06-26

Publications (2)

Publication Number Publication Date
JPH0661447A true JPH0661447A (ja) 1994-03-04
JPH0799771B2 JPH0799771B2 (ja) 1995-10-25

Family

ID=25421070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5125850A Expired - Fee Related JPH0799771B2 (ja) 1992-06-26 1993-05-27 皮膜中の応力を制御する方法

Country Status (2)

Country Link
US (1) US5913125A (ja)
JP (1) JPH0799771B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739033A2 (en) * 1995-03-29 1996-10-23 International Business Machines Corporation Method for forming a buried strap by controlled recrystallisation, in a semiconductor memory device, and semiconductor memory device thereby formed

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US6328794B1 (en) * 1993-06-26 2001-12-11 International Business Machines Corporation Method of controlling stress in a film
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
US6191443B1 (en) 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6730559B2 (en) * 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6096626A (en) * 1998-09-03 2000-08-01 Micron Technology, Inc. Semiconductor structures and semiconductor processing methods of forming silicon layers
US6297128B1 (en) 1999-01-29 2001-10-02 Vantis Corporation Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress
US6197669B1 (en) * 1999-04-15 2001-03-06 Taiwan Semicondcutor Manufacturing Company Reduction of surface defects on amorphous silicon grown by a low-temperature, high pressure LPCVD process
US6630426B1 (en) 2000-01-12 2003-10-07 Teracomm Research Inc. Method of increasing the critical temperature of a high critical temperature superconducting film and a superconducting structure made using the method
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
US6271100B1 (en) 2000-02-24 2001-08-07 International Business Machines Corporation Chemically enhanced anneal for removing trench stress resulting in improved bipolar yield
US6583462B1 (en) 2000-10-31 2003-06-24 International Business Machines Corporation Vertical DRAM having metallic node conductor
DE10120053A1 (de) * 2001-04-24 2002-11-14 Infineon Technologies Ag Stressreduziertes Schichtsystem
WO2003017336A2 (en) * 2001-08-13 2003-02-27 Amberwave Systems Corporation Dram trench capacitor and method of making the same
EP1296361A1 (en) * 2001-09-13 2003-03-26 STMicroelectronics S.r.l. A process of forming an interface free layer of silicon on a substrate of monocrystalline silicon
DE102005005327A1 (de) * 2004-05-17 2005-12-15 Infineon Technologies Ag Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung
EP2449670B1 (en) * 2009-06-29 2015-01-21 Freescale Semiconductor, Inc. Method of forming an electromechanical transducer device
US8685828B2 (en) 2011-01-14 2014-04-01 Infineon Technologies Ag Method of forming a capacitor
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
FR3007198B1 (fr) 2013-06-13 2015-06-19 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et procede de fabrication
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US9385187B2 (en) 2014-04-25 2016-07-05 Texas Instruments Incorporated High breakdown N-type buried layer
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US9401410B2 (en) 2014-11-26 2016-07-26 Texas Instruments Incorporated Poly sandwich for deep trench fill
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming
FR3139940A1 (fr) * 2022-09-19 2024-03-22 Stmicroelectronics (Crolles 2) Sas Procédé de remplissage d’une tranchée formée dans un substrat semiconducteur

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60223153A (ja) * 1984-04-19 1985-11-07 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型キャパシタを有する半導体装置の製法
US4688063A (en) * 1984-06-29 1987-08-18 International Business Machines Corporation Dynamic ram cell with MOS trench capacitor in CMOS
DE3504184A1 (de) * 1985-02-07 1986-08-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von polykristallinen siliziumschichten mit glatten oberflaechen
JPH0722130B2 (ja) * 1985-11-25 1995-03-08 松下電器産業株式会社 シリコン薄膜およびその作成方法
DE3780840T2 (de) * 1986-03-03 1993-03-25 Fujitsu Ltd Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
US4801988A (en) * 1986-10-31 1989-01-31 International Business Machines Corporation Semiconductor trench capacitor cell with merged isolation and node trench construction
EP0281233A1 (en) * 1987-01-30 1988-09-07 AT&T Corp. Improved formation of dielectric on deposited silicon
US4748133A (en) * 1987-06-26 1988-05-31 Motorola Inc. Deposition of amorphous silicon for the formation of interlevel dielectrics in semiconductor memory devices
US4873205A (en) * 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
JP2706469B2 (ja) * 1988-06-01 1998-01-28 松下電器産業株式会社 半導体装置の製造方法
JP2826324B2 (ja) * 1988-09-07 1998-11-18 日本電気株式会社 半導体素子の製造方法
US4931897A (en) * 1989-08-07 1990-06-05 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor capacitive element
US5141892A (en) * 1990-07-16 1992-08-25 Applied Materials, Inc. Process for depositing highly doped polysilicon layer on stepped surface of semiconductor wafer resulting in enhanced step coverage

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0739033A2 (en) * 1995-03-29 1996-10-23 International Business Machines Corporation Method for forming a buried strap by controlled recrystallisation, in a semiconductor memory device, and semiconductor memory device thereby formed
EP0739033A3 (en) * 1995-03-29 2000-01-12 International Business Machines Corporation Method for forming a buried strap by controlled recrystallisation, in a semiconductor memory device, and semiconductor memory device thereby formed

Also Published As

Publication number Publication date
US5913125A (en) 1999-06-15
JPH0799771B2 (ja) 1995-10-25

Similar Documents

Publication Publication Date Title
JPH0661447A (ja) 皮膜中の応力を制御する方法
US7238613B2 (en) Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6159828A (en) Semiconductor processing method of providing a doped polysilicon layer
KR100234228B1 (ko) 초대규모 집적회로용의, 비소로 도핑된 매끄러운 다결정 실리콘층의 제조방법
US5650648A (en) Integrated circuit structure having floating electrode with discontinuous phase of metal silicide formed on a surface thereof and process for making same
EP0521644B1 (en) Method of manufacturing polysilicon film
US6583464B1 (en) Memory cell using amorphous material to stabilize the boundary face between polycrystalline semiconductor material of a capacitor and monocrystalline semiconductor material of a transistor
US5639689A (en) Method for fabricating storage electrode of semiconductor device
US6699752B2 (en) Formation of conductive rugged silicon
US5998253A (en) Method of forming a dopant outdiffusion control structure including selectively grown silicon nitride in a trench capacitor of a DRAM cell
EP0707344B1 (en) Semiconductor device using a polysilicium thin film and production thereof
US5858852A (en) Fabrication process of a stack type semiconductor capacitive element
US6300243B1 (en) Refractory metal roughness reduction using high temperature anneal in hydrides or organo-silane ambients
KR0131743B1 (ko) 디램셀의 저장전극 형성방법
US6881652B2 (en) Method to fabricate an intrinsic polycrystalline silicon film
EP0883168A2 (en) Method for fabricating a semiconductor memory capacitor
US5858853A (en) Method for forming capacitor electrode having jagged surface
US6328794B1 (en) Method of controlling stress in a film
US6150251A (en) Method of fabricating gate
JP3159796B2 (ja) 半導体素子の製造方法
RU2113034C1 (ru) Полупроводниковое устройство, обладающее двухслойной силицидной структурой и способы его изготовления /варианты/
US6204196B1 (en) Method of forming a film having enhanced reflow characteristics at low thermal budget
US6057213A (en) Methods of forming polycrystalline semiconductor layers
JP3006396B2 (ja) 半導体薄膜の形成方法
JPH04252018A (ja) 多結晶シリコン膜の形成方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees