JPH065833B2 - フレ−ム同期判定回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 フレーム同期判定回路において、ビットバッファ回路で
転送データに欠落又は重複が発生した時は、この回路か
らのデータ欠落信号又はデータ重複信号を利用してカウ
ンタに加えるクロックを増減させて、カウンタのカウン
ト周期を転送データのフレーム周期に一致させる様にし
て転送データの消失がない様にするものである。

〔産業上の利用分野〕

本発明は、例えば加入者系の伝送装置に使用されるフレ
ーム同期判定回路の改良に関するものである。

一般に、加入者側に設けられた端末装置からのデータは
インターフェース部，加入者線を介して例えば電話局に
伝送されるが、加入者側の基準クロックにはジッタがあ
るので電話局側の基準クロックと非同期になっている。
そこでインターフェース部に入っているビットバッファ
回路（以下BB回路と省略する）で加入者側のデータを電
話局側の基準クロックに同期させているが、この時にデ
ータの欠落や重複が発生しても転送データの消失を最小
限に抑える様にすることが要望されている。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図で、第５図(a)は正常動作時，第５図(b)はスリップ
発生時（データ欠落）を示す。

そこで、第５図を参照しながら第４図の動作を説明する
が、第５図の左側の記号は第４図中の同じ記号の部分の
波形を示す。

(1)正常動作時−第５図(a)参照 BB回路１に、例えばフレームビット(F)１ビットと、デ
ータビット(1〜6７）ビットの１フレーム８ビット構成
のデータ、このデータから抽出した書込みクロック（以
下W-CKと省略する）及びW-CKと非同期の読出シクロック
（以下R-CKと省略する）が入力する（第５図(a)−，W
-CK，R-CK参照）。

そこで、入力データはW-CKでフリップフロップ（以下FF
と省略する）１１に書込まれてD1を出力する。一方、W-
CKとR-CKが交互にT-CK回路14に入力すると、FF１４１が
ＨレベルをＡＮＤゲート１４３に送出すれば、次はFF１
４２が同じくANDゲート１４３にＨレベルを送出する。
そこで、ANDゲート１４３は入力する２つのレベルが共
にＨレベルになった時、Ｈレベルの出力を時間τだけ遅
延する遅延回路１４４を介してクリア信号としてFF１４
１，FF１４２に送出するので、これら２つのFFはクリア
されてＬレベルの出力をANDゲート１４３に送出する。
また、このクリアによってτだけ遅延し、パルス幅τの
クロックT-CKがFF１２に加えられる。

これにより、FF１１の出力D1がFF１２に書き込まれてD2
を出力し、これが更にR-CKでFF１３に書き込まれて出力
値されたD3が、例えば排他的論理和回路（以下EX-OR回
路と省略する）で構成された照合回路２に加えられる
（第５図(a)-D1,T-CK,D2,D3参照）。ここで、クロックT
-CKのパルス幅τの値は、R-CKの１パルス幅よりも狭い
パルス幅に設定されている。また、上記はW-CKの後にR-
CKが入力するとしたが、R-CKの後にW-CKが入力する場合
はクロックT-CKはW-CKから時間τだけ遅延する。

一方、カウンタ３は８進カウンタ（１フレームが８ビッ
ト構成の為）でカウント値が０の時に出力を照合回路２
に送出する様になっているので、照合回路２でカウント
周期と転送データのフレーム周期を常時照合し、一致し
ていればフレーム同期が取れていると判定する（第５図
(a)-D3,参照）。

尚、周期の一致／不一致の照合は、例えば第５図(a)-D3
とに示す様にフレームＦとカウント値０のタイミング
が一致すれば周期は一致し、不一致の時は周期は一致し
ないとする。また、W-CKとR-CKが交互にT-CK回路に入力
すると、FF１４１及びFF１４２からのＨレベルの出力は
スリップ検出回路の中のFF１５１及びFF１５２に加えら
れるが、次のW-CK，R-CKが入力する前にFF１４１及びFF
１４２がクリアされる。

これにより、スリップ検出回路１５からＨレベルのデー
タ欠落信号（W-slip信号）、またはデータ重複信号（R-
slip信号）は送出されない。

(2)スリップ発生時−第５図(b)参照 第５図(b)−に示す様にジッタを伴う入力データは、
この入力データから抽出したW-CKでFF１１に書込まれて
D1を出力し、T-CKでFF１２に書込まれるが、D1中のデー
タ“４”はFF１２に書込まれる前に“５”に更新される
ので欠落する（第５図(b)−W-CK,D1,T-CK,D2参照）。そ
して、FF１２の出力D2はR-CKでFF１３に書き込まれて、
出力D3が照合回路２に加えられるがD1データ中の“４”
が欠落しているため１フレームの周期が正常より１デー
タ分短くなる。

一方、カウンタは正常に動作しているのでカウンタ周期
は第５図(a)−と変わらないので２つの周期は不一致
となり、照合回路２より同期外れと判定して信号を端子
OUTより同期回路（図示せず）に送出し、ここで再同期
が取られる（第５図(b)−D3，参照）。

尚、上記の状態を書込みスリップ（以下W-slipと省略す
る）、データが重複する状態を読出しスリップ（以下R-
slipと省略する）というが、後者の場合は入力データの
フレーム周期が長くなって２つの周期は不一致となる。
また、BB回路中の１５はスリップ検出回路で、例えば、
第５図(b)のD1中のデータ“４”，“５”とW-CK，R-CK
に示す様に、W-CK，W-CKが入力した後にR-CKが入力する
場合、最初のW-CKによるFF１４１のＨレベルの出力がFF
１５１に印加され、次のW-CKでFF１５１に取り込まれる
為、ＨレベルのW-slip信号を外部に送出し、W-slip発生
を通知する。尚、R-CK，R-CKが入力すればR-slip信号を
外部に送出する。

〔発明が解決しようとする問題点〕

上記で説明した様にスリップが発生すると、照合回路２
からの出力で同期回路が再び同期を取り直さなければな
らないので、再同期が確立する迄のデータが消失すると
いう問題点がある。

〔問題点を解決するための手段〕

上記の問題点は第１図に示す如く、フレーム同期判定回
路で転送データの欠落が発生してデータ欠落信号(W-sli
p)が入力した時、パルス幅τのクロックT-CKと入力した
データ欠落信号とを用いて、入力したR-CKの内１パルス
を２分割して該カウンタに送出し、 転送データの重複が発生してデータ重複信号(R-slip)が
入力した時、該データ重複信号を用いて入力したR-CKの
内１クロックのに対して該カウンタへの送出を阻止する
ことにより２つの周期を一致させるクロック制御回路４
を設けた本発明のフレーム同期判定回路により解決され
る。

〔作用〕

本発明は、スリップが発生した時にBB回路１より送出さ
れたW-slip信号またはR-slip信号とT-CKを用いて、クロ
ック制御回路４でカウンタ３に加えるクロックの数を増
減させてカウンタ周期をフレーム周期に一致させてフレ
ーム周期を保持させる様にした。これにより、照合回路
２から同期外れの信号が同期回路に送出されないので再
同期確立までのデータ消失という事態は発生せず、スリ
ップが生じたデータのみが誤るだけである。

〔実施例〕

第１図は本発明の実施例のブロック図、第２図は第１図
中のクロック制御回路のブロック図、第３図は第１図の
動作説明図で、第３図(a)はW-slipの場合、第３図(b)は
R-slipの場合であるが、左側の記号は第１図中の同じ記
号の波形図を示す。

尚、全図を通じて同一記号は同一対照物を示す。

以下第２図，第３図を参照しながら第１図の動作を説明
する。

(1)W-slipの場合−第３図(a)参照 先ず、BB回路１にジッタを伴うデータと、このデータか
ら抽出したW-CK及びジッタのないR-CKが加えられるが
（第３図(a)−，W-CK，R-CK参照）、第５図(b)と同様
にデータ“４”の時にW-slipが発生してこのデータが欠
落すると、W-slip信号がクロック制御回路４に加えられ
る（第３図(a)−D2,W-slip参照）。

この回路にはR-CKとT-CKも加えられているので、第２図
のＮＡＮＤゲート４１によりT-CKの幅だけ“Ｌ”になり
ＡＮＤゲート４３は“Ｌ”の間だけクロック（R-CK）の
送出を停止するので、第３図(a)−に示す様にR-CKの
１つのパルスが２つに分割されたものがＡＮＤゲート４
４を通ってカウンタ３に加えられる。そこで、カウンタ
３の出力は第３図(a)−に示す様に“４”，“５”と
２つ歩進するので、照合回路２に加えられたデータとカ
ウンタの周期は一致する（第３図(a)−D3，参照）。

(2)R-slipの場合−第３図(b)参照 第３図(b)−D3に示す様にデータは重複して読出される
のでフレーム周期は長くなるが、BB回路１より加えられ
るR-slip信号（Ｈの状態）が反転されてＡＮＤゲート４
２に加えられ、ＡＮＤゲート４４を介してカウンタ３に
出力されるので、R-CKの１パルスの通過が阻止されてカ
ウンタ周期が長くなり第３図(b)−の様に一致する。

尚、上記(1)，(2)で説明したW-slip，R-slipの何れも発
生していない状態ではＡＮＤゲート４２，４３の出力は
R-CKそのままとなり、ＡＮＤゲート４４の出力はR-CKと
なる。

よって、スリップが発生しても同期外れ信号が照合回路
２から送出されないので再同期は行われず、データの消
失もなくなる。尚、スリップが発生した時のデータは誤
るが、それ以外のデータは正常である。

〔発明の効果〕

以上詳細に説明した様に、スリップが発生しても同期外
れとならないのでデータの消失が生じないという効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、 第２図は第１図中のクロック制御回路のブロック図、 第３図は第１図の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 １はビットバッファ回路、２は照合回路、３はカウン
タ、４はクロック制御回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】書込みクロックに同期したデータを、該書
   込みクロックと読出しクロックから生成した、該読出し
   クロックに同期し、且つ該読出しクロックのパルス幅よ
   りも狭いクロックに同期したデータに変換し、更に該書
   込みクロックと非同期な該読出しクロックに同期したデ
   ータに変換して転送すると共に、転送データの欠落を検
   出した時にデータ欠落信号(W-slip)を、転送データの重
   複を検出した時にはデータ重複信号(R-slip)を検出する
   ビットバッファ回路(1)と、該読出しクロックをカウン
   トするカウンタ(3)と、該ビットバッファ回路(1)より出
   力される転送データのフレーム周期と該カウンタ(3)の
   カウント周期とが一致しているか否かを照合する照合回
   路(2)を有するフレーム同期判定回路において、 データ欠落信号(W-slip)が印加されている間に、該パル
   ス幅の狭いクロック(T-CK)によりオフ状態となり、該読
   出しクロックの１パルスの中央近傍の通過を阻止して１
   パルスを２つに分割する第１のゲート回路(41,43)と、 データ重複信号(R-slip)が印加されている間、該読出し
   クロックの通過を阻止する第２のゲート回路(42)と、 該第１のゲート回路(41,43)の出力と、該第２のゲート
   回路(42)の出力の論理積を取り出力する第３のゲート回
   路(44)を有するクロック制御回路(4)を設けたことを特
   徴とするフレーム同期判定回路。