JPH0656851B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体ヘテロ接合界面における高い導伝性を有
する導伝層を用いた半導体装置、特に高速性及び高周波
特性に優れた半導体装置に関するものである。

〔従来の技術〕

近年、超高周波・超高速素子として、ヘテロ接合ハイポ
ーラトランジスタ（以下HBTと略記する。)が有望視され
ている。HBTの理論的アプローチはＨKroemerによってな
され、例えばプロシーディング・オブ・ザ・アイトリプ
ルイー（Prceedings of the IEEE）、70巻、１号、13頁
（1982年）に要約されている。HBTの主な特徴は、エミ
ッタ効率、電流利得の向上などであるが、実際のHBTの
素子構造としては、依然様々である。第４図に代表的HB
Tの構造を示す。第４図において、例えばnpn型の場合、
101はコレクタ電極、102はｎ型の基板例えばGaAs,103は
ｎ型の第１の半導体層例えばGaAs,104はｐ型の第２の半
導体層、例えばGaAs,105は第２の半導体層104の有する
電子親和力とエネルギーギャップの和より大きい、ｎ型
の第３の半導体層例えばAl_0.3Ga_0.7As、106はベース電
極、107はエミッタ電極である。第５図は、熱平衡状態
におけるエミッタ電極107直下のエネルギーバンド図を
示している。ここでE_Cは伝導帯下端のエネルギー準位、
E_Fはフェルミ準位、E_Vは価電子帯上端のエネルギー準位
を表わしている。第４図に示したHBTにおいては、エミ
ッタ電極107からベース層（第２の半導体層）104に注入
される電子のほとんどがコレクタ電極101に到達するの
に対し、ベース電極106からエミッタ層（第３の半導体
層）105に注入される正孔は、ベース層104と比べ大きな
エネルギーギャップを有したエミッタ層105による反射
のために極めて少なくなる。従って、例えばエミッタ接
地時の電流増幅率h_FEは極めて大きなものとなる。

〔発明が解決しようとする問題点〕

しかしながら、第４図に示したような従来型のHBTにお
いては、例えば高性能化に重要となるベース層104の幅W
_B及びベース抵抗r_Bが相殺関係にある（即ちW_Bを小さく
するとr_Bが増大する。）為、HBTの性能向上を制限する
欠点があった。詳細に述べるために例えばHBTの最大発
振周波数_maxとスイッチング時間τ_Sについて考える。
_max及びτ_Sについては既知のように近似的に次式で与
えられる。

ここで、_tは遮断周波数、r_Bはベース抵抗、C_Cはコレ
クタ容量、r_L及びC_Lは負荷抵抗及び負荷容量である。ま
た少量キャリアのベース領域走行時間τ_Bは で与えられる。W_Bはベース幅、D_nは小数キャリア（今の
場合電子）の拡散定数である。更に_tについては、 にほぼ逆比例する。式(1)〜(3)に注目すると、r_B，W_B及
びC_Cの低減がHBTの高性能化に極めて重要なことが分
る。ところが、W_Bを小さくすると逆にr_Bが大きくなって
しまうため、先に述べたようにHBTの性能向上に大きな
制約を与えてしまうという欠点を有していることにな
る。またこのような欠点はnpn型のHBTだけでなくpnp型
のHBTについても共通の問題となることは明らかであ
る。

本発明の目的は、以上のような従来技術における欠点を
除去し、高速性及び高周波特性に極めて優れたヘテロ接
合を用いたバイポーラ型の半導体装置を提供することに
ある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、ｎ型の第１の半
導体層上にｐ型の第２の半導体層、高純度あるいはｎ型
の第３の半導体層、ｐ型の第４の半導体層、高純度ある
いはｎ型の第５の半導体層が順次積層され、且つ前記第
３ないし第５の半導体層から構成された半導体積層を、
１単位として少なとも１単位以上備え、更にその表面に
ｐ型の第６の半導体層とｎ型の第７の半導体層が設けら
れ、前記第１及び第７の半導体層に、それぞれオーミッ
ク性接触した電極と、前記半導体積層と接触した制御電
極とを有する半導体装置において、第１の半導体層はコ
レクタ層として、第２ないし第６の半導体層はベース層
として、第７の半導体層はエミッタ層として働き、且つ
第ｎの半導体層の電子親和力ｘ_ｎと禁制帯幅Ｅ_gnの大き
さの関係が次の不等式 ｘ_７≦ｘ_６≦ｘ_５ ｘ_７＋Ｅ_g7≧ｘ_６＋Ｅ_g6≧ｘ_５＋Ｅ_g5 ｘ_４＋Ｅ_g4≧ｘ_５＋Ｅ_g5 ｘ_４＋Ｅ_g4≧ｘ_３＋Ｅ_g3 を満足するようにしたものである。

また、上記目的を達成するために、本発明は、ｐ型の第
１の半導体層上に、ｎ型の第２の半導体層、高純度ある
いはｐ型の第３の半導体層、ｎ型の第４の半導体層、高
純度あるいはｐ型の第５の半導体層が順次積層され、且
つ前記第３ないし第５の半導体層から構成された半導体
積層を、１単位として少くとも１単位以上備え、更にそ
の表面にｎ型の第６の半導体層とｐ型の第７の半導体層
が設けられ、前記第１及び第７の半導体層とそれぞれオ
ーミック性接触した電極と、前記半導体積層と接触した
制御電極とを有する半導体装置において、第１の半導体
層はコレクタ層として、第２ないし第６の半導体層はベ
ース層として、第７の半導体層はエミッタ層として働
き、且つ第ｎの半導体層の電子親和力ｘ_ｎと禁制帯幅Ｅ
_gnの大きさの関係が次の不等式 ｘ_７≦ｘ_６≦ｘ_５ ｘ_４≦ｘ_５ ｘ_４≦ｘ_３ ｘ_７＋Ｅ_g7≧ｘ_６＋Ｅ_g6≧ｘ_５＋Ｅ_g5 を満足するようにしたものである。

〔発明の原理・作用〕

以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが、本発明の原理に照合すれば他の材料に対しても
適用できることは明らかである。

第１図(a)は本発明の半導体装置の基本的構造の一例を
示す模式的構造断面図である。

第１図(a)において、11は高抵抗基板、12はｎ型の第１
の半導体層、13はｐ型の第２の半導体層14は高純度ある
いはｎ型の第３の半導体層、15は前記第３の半導体14よ
り電子親和力とエネルギーギャップの和が大きい、ｐ型
の第４の半導体層、16は前記第４の半導体15より電子親
和力とエネルギーギャップの和が小さい、高純度あるい
はｎ型の第５の半導体層、17はｐ型の第６の半導体層、
18はｎ型の第７の半導体層、19は制御電極、20及び21は
第１の半導体層12および第７の半導体層18に接触したオ
ーミック性電極である。

第１図(b)は、第１図(a)に示した本発明にかかる構造に
おいて、熱平衡状態における電極20直下でのエネルギー
バンド図の一例である。ここで、22は２次元正孔層であ
り、E_C,E_F,E_Vについては第５図で説明したものと同一で
ある。

本発明の基本原理は、前記第３の半導体層１４及び第５
の半導体層16と、第４の半導体層15のヘテロ接合界面に
形成された前記２次元正孔層22の高い導伝性と狭い領域
内での閉じ込め効果を利用して、例えばHBTに応用した
場合のr_B及びW_Bの低減をはかり、HBTの高性能化を実現
するものである。

即ち、高純度層14及び16に形成された２次元正孔は、既
知のように、特に不純物の散乱の影響が少なくなるた
め、更には本来有する自由度の２次元性によって散乱が
少なくなるために特に低温においては極めて大きな正孔
移動度μ_hを有している。例えばGaAs中の正孔の場合、
室温でμ_h４００cm²/_v・s77Kではμ_h4000cm²/_v・sと
飛躍的に増大する。また、この２次元正孔層の正孔面密
度P_sは、各半導体層のキャリア密度及び膜厚によって変
化するものの各ヘテロ接合界面当り約1×10¹²cm^-2の実
現は可能である。更にこの２次元正孔の波動の拡がりは
各ヘテロ接合界面当り約100Åと極めて小さいため、即
ち、正孔がヘテロ界面の三角ポテンシャル井戸に閉じ込
められているため、実効的ベース幅の低減に大きく寄与
することが期待される。

今、τ_Bの低減をはかるために実効的ベース幅W_B＝500Å
と薄くした場合において、ベース領域のシート抵抗R_□
について考える。R_□は次式で与えられる。

R_□＝（qP_Sμh）^-1 (4) ここでｑは電子の電荷量である。第４図に示した従来構
造の場合、W_B＝500Åとした時にはpn接合による空乏層
幅があるため、ベース層104の実効的幅は１×10¹⁸cm^-3
程度のアクセプタ密度（ベース層104）と５×10¹⁷cm^-3
程度のドナー密度（エミッタ層105及びコレクタ層103）
を仮定した場合、約300Åと考えられる。また、高いア
クセプタ密度の半導体における正孔の移動度は高純度の
場合に比べ大きく低下することを考慮すると、例えばｐ
型のGaAsをベース層104に用いた場合μ_h〜100cm²/v・sに
なる。従って、従来構造におけるR_□は、約20kΩ/□と
見積られる。一方、本発明においては、室温でR_□〜8k
Ω/□、77kでR_□〜0.8kΩ/□となり、本発明によってベ
ース領域のシート抵抗R_□、従ってベース抵抗r_Bが大き
く改善されることは明らかである。更に従来構造でよく
用いられたW_Bの値（1000Å）に比べW_Bも小さくできる
ため、(3)式からτ_Bが大幅に改善されることになる。尚
エミッタの注入効率については、２次元正孔層22がヘテ
ロ接合界面の電位障壁を感じるため閉じ込め効果が高
く、従ってほぼ理想的な１に近いものとなる。

以上説明したように、本発明によってr_B及びW_Bが大幅に
改善されるため_max及びτ_Sの両方において特性向上が
実現され、従って、高速性及び高周波特性に優れた半導
体装置が得られることは明らかである。

以上の説明では、電子が少数キャリアとなるいわゆるnp
n型について述べてきたが、本発明の原理は正孔が少数
キャリアとなるいわゆるpnp型についても同様に適用で
きる。

第２図(a)は、本発明によるpnp型の半導体装置の基本的
構造の一例を示す模式的構造断面図である。

第２図(a)において、31は高抵抗基板、32はｐ型の第１
の半導体層、33はｎ型の第２の半導体層、34は高純度あ
るいはｐ型の第３の半導体層、35は前記第３の半導体層
34より電子親和力の小さなｎ型の第４の半導体層、36は
前記第４の半導体層35より電子親和力が大きい、高純度
あるいはｐ型の第５の半導体層、37はｎ型の第６の半導
体層、38はｐ型の第７の半導体層、39は制御電極、40及
び41は第７の半導体層38、第１の半導体層32に接触する
オーミック性電極である。

第２図(b)は、第２図(a)に示した本発明にかかる構造に
おいて、熱平衡状態における電極40直下でのエネルギー
バンド図の一例である。ここで42は２次元電子層であ
り、E_C,E_F,E_Vについては第１図(b)及び第５図で説明し
たものと同一である。

本発明による半導体装置が前述したnpn型によるものと
原則的に同様の原理、作用及び効果を有していることは
言うまでもない。

〔実施例〕

以下本発明の実施例を示す。

（実施例１） 本実施例におけるHBTの模式的構造断面図は第１図(a)と
同じである。本実施例においては、11に高抵抗GaAs基板
を、12にドナー不純物密度が５×10¹⁶cm^-3程度で膜厚約
5000Åのｎ型のAl_0.25Ga_0.75Asを、13にアクセプタ不純
物密度が５×10¹⁷cm^-3程度、膜厚約100Åで、AlAsのモ
ル比ｘが第１の半導体層12との界面で0.25となり、第３
の半導体層14側に向かって徐々に減少し、第３の半導体
層14との界面で零となるAl_xGa_1-xAsを、14に不純物密度
が１×10¹⁵cm^-3以下で膜厚約300ÅのノンドープGaAs
を、15にアクセプタ不純物密度が２×10¹⁸cm^-3程度で膜
厚約500Åのｐ型のAl_0.3Ga_0.7Asを、16に不純物密度が
１×10¹⁵cm^-3以下で膜厚約300ÅのノンドープGaAsを、1
7にアクセプタ不純物密度が１×10¹⁸cm^-3程度、膜厚約1
00Åで、AlAsのモル比ｙが16との界面で零となり、18側
に向かって徐々に増加し、18との界面で0.3となるAl_yGa
_1-yAsを、18にドナー不純物密度が５×10¹⁷cm^-3程度で
膜厚約5000Åのｎ型のAl_0.3Ga_0.7Asを、オーミック性電
極20及び21にAuGe/Niによる電極を、制御電極（いわゆ
るベース電極）19にAuZnによる電極を用いた。

本実施例において、例えばオーミック性電極20をHBTの
エミッタ電極、21をコレクタ電極として動作させる。本
例におけるベース抵抗r_Bは従来例に比べ大幅に改善さ
れ、最高発振周波数_maxについては従来例の約10GHz以
下に比べ、約15GHzと増大した。またτ_B及びτ_Sについ
てもr_Bの減少などにより大幅に改善された。尚、本例に
おいては制御電極19にAuZnよるオーミック性電極を用い
たが、例えばAlによるショットキー電極を用いることに
よってHBT動作させることも原理的に可能なことは明白
である。

（実施例２） 本実施例におけるHBTの模式的構造断面図を第３図に示
す。本実施例においては図示のように52〜61の層による
積層体である。52にドナー不純物密度が5×10¹⁸cm^-3程
度のGaAs基板を、53にドナー不純物密度が5×10¹⁶cm^-3
程度で膜厚約3000ÅのAl_0.3Ga_0.7Asを、54にアクセプタ
不純物密度が5×10¹⁷cm^-3程度、膜厚約200Åで、AlAsの
モル比ｘが53との界面で0.3となり、55側に向かって徐
徐に減少し、55との界面で零となるAl_xGa_1-xAsを、55に
不純物密度が１×10¹⁵cm^-3以下で膜厚約300ÅのGaAs
を、56に不純物密度が１×10¹⁵cm^-3以下で膜厚約30Åの
Al_0.3Ga_0.7Asを、57にアクセプタ不純物密度が３×18¹⁸
cm^-3程度で膜厚約300ÅのAl_0.3Ga_0.7Asを、58に不純物
密度が１×10¹⁵cm^-3以下で膜厚約300ÅのGaAsを、59に
アクセプタ不純物密度が５×10¹⁷cm^-3程度、膜厚約200
Åで、AlAsのモル比ｙが58との界面で零となり、60側に
向かって徐々に増加し、60との界面で0.35となるAl_yGa
_1-yAsを、60にドナー不純物密度が５×10¹⁷cm^-3程度で
膜厚約2000ÅのAl_0.35Ga_0.65Asを、61にドナー不純物密
度が５×10¹⁸cm^-3程度で膜厚約3000ÅのGaAsを用い、オ
ーミック性電極51及び63にAnGe/Niによる電極を、制御
電極(いわゆるベース電極）62にAuZnによる電極を用い
た。

本実施例において、例えば51をHBTのコレクタ電極、63
をエミッタ電極として動作させた場合、_maxは実施例
１に比べ更に向上し約18GHzとなった。これは、いわゆ
るスペーサ層56の導入によって不純物散乱を減少させ、
２次元正孔の移動度の増大がはかれたこと、ベース電極
62を２コ設けたこと及び２次元正孔層を有する界面の数
を増加させたことなどによるr_Bの大幅な低減ができたこ
と、更にエミッタ側の実効的ドナー密度を向上させてエ
ミッタ注入効率を向上させたことなどに起因する。

以上の実施例の結果からも、本発明が極めて多大な長所
を有していることは明らかである。

（実施例３） 次にpnp型の実施例について説明する。

本実施例における模式的構造断面図は第２図(a)と同じ
である。

本実施例においては、31に高抵抗GaAs基板を、32にアク
セプタ不純物密度が５×10¹⁶cm^-3程度で膜厚約5000Åの
ｐ型のAl_0.25Ga_0.75Asを、33にドナー不純物密度が５×
10¹⁷cm^-3程度、膜厚約100ÅでAlAsのモル比ｘが33との
界面で0.25となり、34側に向かって減少し、34との界面
で零となるAl_xGa_1-xAsを、35に不純物密度が１×10¹⁵cm
^-3以下で膜厚約300ÅのノンドープGaAsを、36にドナー
不純物密度が２×10¹⁸cm^-3程度で膜厚約500ÅのAl_0.3Ga
_0.7Asを、37に不純物密度が１×10¹⁵cm^-3以下で膜厚約3
00ÅのノンドープGaAsを、38にドナー不純物密度が１×
10¹⁸cm^-3程度、膜厚約100Åで、AlAsのモル比ｙが37と
の界面で零となり、39側に向かって徐々に増加し、39と
の界面で0.3となるAl_yGa_1-yAsを、30にアクセプタ不純
物密度が５×10¹⁷cm^-3程度で膜厚約5000Åのｐ型のAl
_0.3Ga_0.7Asを、オーミック性電極40及び41にAuZnによる
電極を、制御電極39にAuGe/Niによる電極を用いた。

本実施例を、HBTに応用した場合、ベース抵抗r_Bを担う
２次元電子層42の移動度及び面密度が非常に大きいた
め、前実施例と同様に、r_B及びW_Bの大幅な低減が可能に
なり、従って_max，_tなどの性能向上及びτ_Sの低減
が実現できる。尚、制御電極39はショットキー電極でも
HBT動作は可能である。

〔発明の効果〕

以上のように本発明によれば、ヘテロ接合界面に形成さ
れた高い導伝性及び閉じ込め効果を有した２次元キャリ
アを用いることにより、ベース抵抗とベース幅を低減で
き、従って最高発振周波数及び遮断周波数の向上、更に
はベース走行時間及びスイッチング時間の大幅な低減な
ど多大な長所を有した超高周波超高速素子を実現できる
効果を有するものである。

【図面の簡単な説明】

第１図(a)及び第２図(a)は本発明の半導体装置の基本的
構造の一例を示す模式的断面図、第１図(b)及び第２図
(b)はそれぞれのエネルギーバンド図、第３図は本発明
の実施例２の構造を示す模式的断面図、第４図は従来の
半導体装置の一例の構造を示す模式的断面図、第５図は
そのエネルギーバンド図である。 11及び31……高抵抗基板、12……ｎ型の第１の半導体
層、32……ｐ型第１の半導体層、13……ｐ型の第２の半
導体層、33……ｎ型の第２の半導体層、14……高純度あ
るいはｎ型の第３の半導体層、34……高純度あるいはｐ
型の第３の半導体層、15……ｐ型の第４の半導体層、35
……ｎ型の第４の半導体層、16……高純度あるいはｎ型
の第５の半導体層、36……高純度あるいはｐ型の第５の
半導体層、17……ｐ型の第６の半導体層、37……ｎ型の
第６の半導体層、18……ｎ型の第７の半導体層、38……
ｐ型の第７の半導体層、19及び39……制御電極、20,21,
40及び41……オーミック性電極、22……２次元正孔層、
42……２次元電子層。

Claims (2)

【特許請求の範囲】
1. 【請求項１】ｎ型の第１の半導体層上にｐ型の第２の半
   導体層、高純度あるいはｎ型の第３の半導体層、ｐ型の
   第４の半導体層、高純度あるいはｎ型の第５の半導体層
   が順次積層され、且つ前記第３ないし第５の半導体層か
   ら構成された半導体積層を、１単位として少くとも１単
   位以上備え、更にその表面にｐ型の第６の半導体層とｎ
   型の第７の半導体層が設けられ、前記第１及び第７の半
   導体層に、それぞれオーミック性接触した電極と、前記
   半導体積層と接触した制御電極とを有する半導体装置に
   おいて、第１の半導体層はコレクタ層として、第２ない
   し第６の半導体層はベース層として、第７の半導体層は
   エミッタ層として働き、且つ第ｎの半導体層の電子親和
   力ｘ_ｎと禁制帯幅Ｅ_gnの大きさの関係が次の不等式 ｘ_７≦ｘ_６≦ｘ_５ ｘ_７＋Ｅ_g7≧ｘ_６＋Ｅ_g6≧ｘ_５＋Ｅ_g5 ｘ_４＋Ｅ_g4≧ｘ_５＋Ｅ_g5 ｘ_４＋Ｅ_g4≧ｘ_３＋Ｅ_g3 を満足することを特徴とする半導体装置。
2. 【請求項２】ｐ型の第１の半導体層上に、ｎ型の第２の
   半導体層、高純度あるいはｐ型の第３の半導体層、ｎ型
   の第４の半導体層、高純度あるいはｐ型の第５の半導体
   層が順次積層され、且つ前記第３ないし第５の半導体層
   から構成された半導体積層を、１単位として少くとも１
   単位以上備え、更にその表面にｎ型の第６の半導体層と
   ｐ型の第７の半導体層が設けられ、前記第１及び第７の
   半導体層とそれぞれオーミック性接触した電極と、前記
   半導体積層と接触した制御電極とを有する半導体装置に
   おいて、第１の半導体層はコレクタ層として、第２ない
   し第６の半導体層はベース層として、第７の半導体層は
   エミッタ層として働き、且つ第ｎの半導体層の電子親和
   力ｘ_ｎと禁制帯幅Ｅ_gnの大きさの関係が次の不等式 ｘ_７≦ｘ_６≦ｘ_５ ｘ_４≦ｘ_５ ｘ_４≦ｘ_３ ｘ_７＋Ｅ_g7≧ｘ_６＋Ｅ_g6≧ｘ_５＋Ｅ_g5 を満足することを特徴とする半導体装置。