JPH065668B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH065668B2 JPH065668B2 JP5565186A JP5565186A JPH065668B2 JP H065668 B2 JPH065668 B2 JP H065668B2 JP 5565186 A JP5565186 A JP 5565186A JP 5565186 A JP5565186 A JP 5565186A JP H065668 B2 JPH065668 B2 JP H065668B2
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- electrode
- ohmic
- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製法に関し、特に高速でしかも順
方向電位降下が小さく比較的大電流の電力用半導体装置
の製法に関する。
方向電位降下が小さく比較的大電流の電力用半導体装置
の製法に関する。
従来、この種の基本的な半導体装置は製法は、シリコン
結晶のバルク内の不純物濃度分布や電極層の組合せを工
夫し、電流経路のオーミック損失を小さくし、電荷蓄積
現象にキャリアの再結合能力を高めて高速化を図ってい
る（例えば、特公昭５９−３１９９３号公報等）。
結晶のバルク内の不純物濃度分布や電極層の組合せを工
夫し、電流経路のオーミック損失を小さくし、電荷蓄積
現象にキャリアの再結合能力を高めて高速化を図ってい
る（例えば、特公昭５９−３１９９３号公報等）。
半導体装置の順方向電流経路のオーミック損失を小さく
することは、高速化や高耐圧化との関係から、多くの技
術的困難を伴なう。たとえば、シリコン単結晶のバルク
内の不純物濃度を上げてオーミック性を良くすること
は、ＰＮ接合部での逆電圧の低下を招ねき、高耐圧化に
適さない。また、高速化のため金や白金等の重金属拡散
を施した場合、不純物濃度が高いと高速化の効果を低下
させてしまう。さらに、外部電極とのコンタクトを得る
ためには適正な不純物濃度が必要である。
することは、高速化や高耐圧化との関係から、多くの技
術的困難を伴なう。たとえば、シリコン単結晶のバルク
内の不純物濃度を上げてオーミック性を良くすること
は、ＰＮ接合部での逆電圧の低下を招ねき、高耐圧化に
適さない。また、高速化のため金や白金等の重金属拡散
を施した場合、不純物濃度が高いと高速化の効果を低下
させてしまう。さらに、外部電極とのコンタクトを得る
ためには適正な不純物濃度が必要である。
また、電極層の組合せによりオーミック性を良くするこ
とは、シリコン単結晶層と金属電極とのコンタクト部
に、金属シリサイドの形成が必要であり、比較的低温で
シリサイドを形成するＮｉがｎ型導電型のシリコン単結
晶層とのオーミックコンタクトに用いられているがＮｉ
はシリサイド化反応が早く、Ｎｉの酸化による脆化が有
る。この欠点を防ぐためＣｒ等のバリアを介したCrNiAg
系の電極層が用いられるがCrNiAg系の多層オーミック電
極層は、NiAg系よりオーミック性が劣るという欠点があ
る。
とは、シリコン単結晶層と金属電極とのコンタクト部
に、金属シリサイドの形成が必要であり、比較的低温で
シリサイドを形成するＮｉがｎ型導電型のシリコン単結
晶層とのオーミックコンタクトに用いられているがＮｉ
はシリサイド化反応が早く、Ｎｉの酸化による脆化が有
る。この欠点を防ぐためＣｒ等のバリアを介したCrNiAg
系の電極層が用いられるがCrNiAg系の多層オーミック電
極層は、NiAg系よりオーミック性が劣るという欠点があ
る。
本発明の目的は、比較的低い不純物濃度のｎ型導電型を
有するシリコン単結晶層と外部電極とのコンタクトのオ
ーミック性を改善する半導体装置の製法を提供すること
にある。
有するシリコン単結晶層と外部電極とのコンタクトのオ
ーミック性を改善する半導体装置の製法を提供すること
にある。
本発明では、多層オーミック電極層を構成する電極層の
種類および層厚の配分とその処理条件を工夫することに
より、多層オーミック電極層の適正な反応条件を見つけ
出し、電力用半導体装置の高速性を損なわず、順方向電
位降下の小さい製法を実現した。
種類および層厚の配分とその処理条件を工夫することに
より、多層オーミック電極層の適正な反応条件を見つけ
出し、電力用半導体装置の高速性を損なわず、順方向電
位降下の小さい製法を実現した。
本発明の半導体装置の製法は、一導電型半導体基板の一
方の面に逆導電型もしくは不純物濃度が半導体基板と異
なる複数の領域を形成する工程と、前記半導体基板の他
方の面に半導体基板側から順に第１層のＴｉを１００〜
５００Å，第２層のＮｉを３０００〜７０００Å，第３
層のＡｇを２０００Å以上の厚さに形成する工程と、そ
の後４８０〜５５０℃で熱処理を行う工程とを有するこ
とを特徴とする。
方の面に逆導電型もしくは不純物濃度が半導体基板と異
なる複数の領域を形成する工程と、前記半導体基板の他
方の面に半導体基板側から順に第１層のＴｉを１００〜
５００Å，第２層のＮｉを３０００〜７０００Å，第３
層のＡｇを２０００Å以上の厚さに形成する工程と、そ
の後４８０〜５５０℃で熱処理を行う工程とを有するこ
とを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例による超高速整流ダイオード
の素子断面図である。このダイオードはN-エピタキシャ
ル層５とN+サブストレート層とからなるシリコン基板の
N-エピタキシャル層５が形成されている一方の面に、P+
拡散層３を形成してN-エピタキシャル層とＰＮ接合障壁
を形成し、上部にアノード電極１を形成し、他方の面に
多層オーミック電極７をN+サブストレート層６側から順
にＴｉを400Å，Ｎｉを5000Å，Ａｇを10000Å，積層し
５００℃で熱処理することによって作成されている。
の素子断面図である。このダイオードはN-エピタキシャ
ル層５とN+サブストレート層とからなるシリコン基板の
N-エピタキシャル層５が形成されている一方の面に、P+
拡散層３を形成してN-エピタキシャル層とＰＮ接合障壁
を形成し、上部にアノード電極１を形成し、他方の面に
多層オーミック電極７をN+サブストレート層６側から順
にＴｉを400Å，Ｎｉを5000Å，Ａｇを10000Å，積層し
５００℃で熱処理することによって作成されている。
アノード電極１に正、カソード電極２に負の電位が印加
されると、順電圧となり、電流はアノード電極１からP+
拡散層３を介し、ＰＮ接合障壁４を越えて、N-エピタキ
シャル層５を通り、N+サブストレート層６に流れ込む。
さらに、カソード電極２へは多層オーミック電極層７と
半田層８を経由した電流経路を生じる。このとき、電流
経路のオーミック損失は、アノード電極１とP+拡散層３
の間，ＰＮ接合障壁４，N-エピタキシャル層５，N-サブ
ストレート層６から半田層８の間が最とも大きい。特
に、大電流を流した場合は、N-サブストレート層６と半
田層８との間にある多層オーミック電極層７の影響が極
めて大きく、本発明の効果が顕著になる。
されると、順電圧となり、電流はアノード電極１からP+
拡散層３を介し、ＰＮ接合障壁４を越えて、N-エピタキ
シャル層５を通り、N+サブストレート層６に流れ込む。
さらに、カソード電極２へは多層オーミック電極層７と
半田層８を経由した電流経路を生じる。このとき、電流
経路のオーミック損失は、アノード電極１とP+拡散層３
の間，ＰＮ接合障壁４，N-エピタキシャル層５，N-サブ
ストレート層６から半田層８の間が最とも大きい。特
に、大電流を流した場合は、N-サブストレート層６と半
田層８との間にある多層オーミック電極層７の影響が極
めて大きく、本発明の効果が顕著になる。
第２図は本発明の一実施例によるDMOS（２重拡散金属酸
化物半導体）構造のパリーMOSET（大電力電界効果トラ
ンジスター）における単位セルの素子断面構造であり、
多層オーミック電極層７は、第１図の超高速整流ダイオ
ードと同じ製法により形成されている。ここで、ドレイ
ン電極９に正、ソース電極１０に負を印加すると、ゲー
ト電極１１の印加電位によってN+拡散層１２とN-エピタ
キシャル層５との間のＰ層チャネル領域１３に空間電荷
層（空乏層）が発生し、ドレイン電極９からソース電極
１０への電流経路が生じる。この電流経路は、第１図の
超高速整流ダイオードの例と逆向きになるが、パワーMO
SFETのオン抵抗に関係するオーミック損失を生ずる。し
たがって、電流がドレイン電極９からＮ＋サブストレー
ト層６へ流れ込むとき、多層オーミック電極層７の影響
がある。そして、大電流を流した場合は、本発明の効果
が期待できる。
化物半導体）構造のパリーMOSET（大電力電界効果トラ
ンジスター）における単位セルの素子断面構造であり、
多層オーミック電極層７は、第１図の超高速整流ダイオ
ードと同じ製法により形成されている。ここで、ドレイ
ン電極９に正、ソース電極１０に負を印加すると、ゲー
ト電極１１の印加電位によってN+拡散層１２とN-エピタ
キシャル層５との間のＰ層チャネル領域１３に空間電荷
層（空乏層）が発生し、ドレイン電極９からソース電極
１０への電流経路が生じる。この電流経路は、第１図の
超高速整流ダイオードの例と逆向きになるが、パワーMO
SFETのオン抵抗に関係するオーミック損失を生ずる。し
たがって、電流がドレイン電極９からＮ＋サブストレー
ト層６へ流れ込むとき、多層オーミック電極層７の影響
がある。そして、大電流を流した場合は、本発明の効果
が期待できる。
このようにして、本発明では、多層オーミック電極にTi
NiAg系を用いており、Ｔｉシリサイドの良質なオーミッ
ク性は７００℃以上の熱処理を必要とするが、種々の実
験結果から、第４図に示すように特定の膜厚配分をもつ
TiNiAg系では、500℃前後の比較的低温の熱処理条件に
より極めて良好なオーミック系が存在することが判明し
た。このオーミック系は、比較的低い不純物濃度例えば
１×１０17〜５×１０18atoms／cm3のｎ型導電型を有す
るオリコン単結晶層に適用でき、電力用半導体装置の高
速性を損なわないことも明らかになった。また、系の安
定性も良好であり、長期的な信頼性を有することも確認
できた。
NiAg系を用いており、Ｔｉシリサイドの良質なオーミッ
ク性は７００℃以上の熱処理を必要とするが、種々の実
験結果から、第４図に示すように特定の膜厚配分をもつ
TiNiAg系では、500℃前後の比較的低温の熱処理条件に
より極めて良好なオーミック系が存在することが判明し
た。このオーミック系は、比較的低い不純物濃度例えば
１×１０17〜５×１０18atoms／cm3のｎ型導電型を有す
るオリコン単結晶層に適用でき、電力用半導体装置の高
速性を損なわないことも明らかになった。また、系の安
定性も良好であり、長期的な信頼性を有することも確認
できた。
第３図はTiNiAg系のオーミック性を示す順電圧降下のＴ
ｉ膜厚依存性を示しており、第４図は熱処理温度依存性
を示している。また、第５図はCrNiAg系，NiAg系，TiNi
Ag系のダイオードの順電圧特性を示す。このことから、
TiNiAg系の多層オーミック電極層の最適な製法条件の存
在がわかる。なお、TiNiAg系において、Ｎｉ層の厚さ
は、ＴｉはバリアとしたＳｉとＮｉのシリサイド反応と
NiAg間の合金化反応との反応速度のバランスをとるため
に3000〜7000Åの厚さが好ましい。
ｉ膜厚依存性を示しており、第４図は熱処理温度依存性
を示している。また、第５図はCrNiAg系，NiAg系，TiNi
Ag系のダイオードの順電圧特性を示す。このことから、
TiNiAg系の多層オーミック電極層の最適な製法条件の存
在がわかる。なお、TiNiAg系において、Ｎｉ層の厚さ
は、ＴｉはバリアとしたＳｉとＮｉのシリサイド反応と
NiAg間の合金化反応との反応速度のバランスをとるため
に3000〜7000Åの厚さが好ましい。
第１図は本発明の一実施例による超高速整流ダイオード
の素子縦断面図、第２図は本発明の第２の実施例による
DMOS構造のパワーMOSFETにおける単位セルの素子縦断面
図、第３図は本発明の実施例による整流ダイオードの順
電圧のＴｉ膜厚依存性を示すグラフ、第４図は本発明の
実施例による整流ダイオードの順電圧の熱処理温度依存
性を示すグラフ、第５図は本発明の実施例による整流ダ
イオードの多層オーミック電極層の種類による順電圧と
順電流との関係を示すグラフである。 １……アノード電極、２……カソード電極、３……Ｐ＋
拡散層、４……ＰＮ接合障壁、５……Ｎ−エピタキシャ
ル層、６……Ｎ＋サブストレート層、７……多層オーミ
ック電極層、８……半田層、９……ドレイン電極、１０
……ソース電極、１１……ゲート電極、１２……＋拡散
層、１３……Ｐ層チャネル領域。
の素子縦断面図、第２図は本発明の第２の実施例による
DMOS構造のパワーMOSFETにおける単位セルの素子縦断面
図、第３図は本発明の実施例による整流ダイオードの順
電圧のＴｉ膜厚依存性を示すグラフ、第４図は本発明の
実施例による整流ダイオードの順電圧の熱処理温度依存
性を示すグラフ、第５図は本発明の実施例による整流ダ
イオードの多層オーミック電極層の種類による順電圧と
順電流との関係を示すグラフである。 １……アノード電極、２……カソード電極、３……Ｐ＋
拡散層、４……ＰＮ接合障壁、５……Ｎ−エピタキシャ
ル層、６……Ｎ＋サブストレート層、７……多層オーミ
ック電極層、８……半田層、９……ドレイン電極、１０
……ソース電極、１１……ゲート電極、１２……＋拡散
層、１３……Ｐ層チャネル領域。
Claims (1)
- 【請求項１】一導電型シリコン単結晶基板の一方の面に
導電型もしくは不純物濃度が前記基板と異なる複数の領
域を形成する工程と、前記シリコン単結晶基板の他方の
面に基板側から順に第１層のＴｉ，第２層のＮｉ及び第
３層のＡｇを形成する工程と、その後、前記Ｔｉを介し
て前記Ｎｉをシリサイド化する熱処理をおこなう工程と
を有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5565186A JPH065668B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5565186A JPH065668B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62211916A JPS62211916A (ja) | 1987-09-17 |
| JPH065668B2 true JPH065668B2 (ja) | 1994-01-19 |
Family
ID=13004734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5565186A Expired - Fee Related JPH065668B2 (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065668B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104062A (en) * | 1998-06-30 | 2000-08-15 | Intersil Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
-
1986
- 1986-03-12 JP JP5565186A patent/JPH065668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62211916A (ja) | 1987-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |