JP7052826B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する半導体チップにおいて、電流検出用のセンスパッド電極を設けていた（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００２－３１４０７９号公報
［特許文献２］ 特開２００６－３５１９８５号公報

従来の半導体チップにおいては、半導体チップのおもて面においてソース電極と電流検出用のセンスパッド電極とを分離して別途に設けていた。この場合、センスパッド電極の占有面積をＭＯＳＦＥＴのセル単位の複数倍の面積とする必要があった。これにより、例えば、ソース電極に対してセンスパッド電極の面積が大きくなるという問題があった。

本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、表面電極と、第１端子用の第１ワイヤと、電流センス用の第２ワイヤとを備えてよい。表面電極は、半導体基板の上方に設けられてよい。第１端子用の第１ワイヤは、表面電極に接続されてよい。電流センス用の第２ワイヤも、表面電極に接続されてよい。第２ワイヤに流れる電流の経路の抵抗が、第１ワイヤに流れる電流の経路の抵抗よりも高くてよい。

第１ワイヤの直径は、第２ワイヤの直径よりも大きくてよい。

第１ワイヤの単位長さ当たりの抵抗は、第２ワイヤの単位長さ当たりの抵抗よりも低くてよい。

第１ワイヤが接続する表面電極の第１領域は、第２ワイヤが接続する表面電極の第２領域よりも面積が大きくてよい。

第１ワイヤが接続する表面電極の第１領域は、第２ワイヤが接続する表面電極の第２領域と異なる材料を有してよい。

第２ワイヤが接続する表面電極の第２領域の厚みは、第１ワイヤが接続する表面電極の第１領域の厚み以下であってよく、または、表面電極の第２領域の厚みは、第１ワイヤが接続する表面電極の第１領域の厚みよりも薄くてよい。

表面電極は、接続領域を含んでよい。接続領域は、第１領域と第２領域とを第１方向において接続してよい。表面電極の第１領域には、第１ワイヤが接続してよい。表面電極の第２領域には、第２ワイヤが接続してよい。接続領域の第２方向の長さは、第２領域の第２方向の長さよりも小さくてよい。第２方向は、第１方向に対して直行してよい。

半導体装置は、ゲート電極パッドをさらに備えてよい。ゲート電極パッドは、第２方向と平行な方向において、第２領域および接続領域とは異なる位置に設けられてよい。ゲート電極パッドは、半導体装置のゲート電極に接続されてよい。

半導体装置は、温度センス電極パッドをさらに備えてよい。温度センス電極パッドは、第２方向と平行な方向において、接続領域および第２領域に対して、ゲート電極パッドとは反対側に設けられてよい。温度センス電極パッドは、半導体装置の温度を測定するための温度センス素子に用いられてよい。

接続領域の抵抗は、半導体装置のオン抵抗の１０倍以上であってよい。

半導体基板は、接続領域の下方にダイオード領域を有してよい。ダイオード領域は、電子にとって低抵抗の領域であるソース領域およびエミッタ領域のいずれかを含まないとしてよい。

表面電極の接続領域の厚みは、第１領域の厚みよりも薄く、かつ、第２領域の厚みよりも薄くてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態における半導体装置１００の上面を示す図である。 図１におけるＡ‐Ａ'断面を示す図である。 第２実施形態におけるソース電極５４を示す図である。 電流制御機構を説明する図である。 第３実施形態における半導体装置３００の上面を示す図である。 第３実施形態の第１変形例における図５の領域ＶＩの拡大図を示す図である。 第３実施形態の第２変形例における図６のＢ‐Ｂ'断面を示す図である。 第３実施形態の第３変形例における図６のＢ‐Ｂ'断面を示す図である。 第４実施形態における半導体装置４００の上面を示す図である。 第５実施形態における半導体装置の断面を示す図である。 第６実施形態における半導体装置の断面を示す図である。 第７実施形態における半導体装置の断面を示す図である。 第８実施形態における半導体装置の断面を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態における半導体装置１００の上面を示す図である。本例において、第２方向としてのｘ方向と第１方向としてのｙ方向とは、互いに直交する方向である。ｚ方向は、ｘ‐ｙ平面に垂直な方向である。ｘ方向、ｙ方向およびｚ方向は、いわゆる右手系を成す。なお、本例において、「上」および「上方」とは＋ｚ方向を意味し、「下」および「下方」とは－ｚ方向を意味する。

本例の半導体装置１００は、半導体基板１０と、表面電極としてのソース電極５４と、第１ワイヤとしてのソース電流用ワイヤ６０と、第２ワイヤとしてのセンス電流用ワイヤ６２と、ゲート電極パッド５６と、ゲートランナ５７と、ガードリング５８とを少なくとも含む。本例の半導体装置１００は、スイッチング素子としてのＭＯＳＦＥＴを有する。

ソース電極５４は、半導体基板１０の上方に設けられる。ソース電極５４は、Ａｌ（アルミニウム）またはＡｌを含む合金の金属膜であってよく、Ｔｉ（チタン）などのバリアメタル層上にＡｌまたはＡｌを含む合金の金属膜を積層させた積層膜であってもよい。

本例のソース電極５４は、ソース電流用ワイヤ６０が接続する第１領域５０‐１と、センス電流用ワイヤ６２が接続する第２領域５０‐２とを有する。本例において、第１領域５０‐１と第２領域５０‐２との境界を点線により示す。ただし、本例において、第１領域５０‐１と第２領域５０‐２とは、ｙ方向において物理的につながっており、材料または構造に差異が無い。それゆえ、当該境界はあくまで説明の便宜上の境界である。本例において、ソース電極５４の第１領域５０－１の厚みとソース電極５４の第２領域５０－２の厚みは同じである。

本例の第２領域５０‐２は、ソース電極５４のうち＋ｘ方向の端部かつ＋ｙ方向の端部に設けられる。本例の第２領域５０‐２は、ｘ方向およびｙ方向において所定の長さを有する帯状の領域である。一例において、Ａｌを主成分とするワイヤの場合は第２領域５０‐２のｘ方向幅は６０［μｍ］であり、ｙ方向の幅は１２０［μｍ］である。また、Ａｌ以外の金属、例えばＣｕ（銅）やＡｕ（金）を主成分とするワイヤの場合は、ｘ方向の幅は６０［μｍ］であり、ｙ方向の幅は６０［μｍ］以上である。

本例の第１領域５０‐１は、第２領域５０‐２よりも面積が大きい。第１領域５０‐１の面積と第２領域５０‐２の面積との比は、通常、主電流とセンス電流の比であるセンス比によって決まる。センス比によって決まる面積比が１００：１から１０００００：１である場合、従来技術ではセンス部にソース電極と分離するためのパッド構造が必要になるため実際の面積比は５０：１から１０００：１になっていたのに対し、本発明ではセンス部にソース電極と分離するためのパッド構造が不要になるため実際の面積比が８０：１から１００００：１の範囲であってよい。本例においては、第１領域５０‐１の面積と第２領域５０‐２の面積との比は、約１５０：１である。

本例において、第１領域５０‐１上には４つのソース電流用ワイヤ６０が設けられ、第２領域５０‐２上には１つのセンス電流用ワイヤ６２が設けられる。第１領域５０‐１と第２領域５０‐２とは半田６３を介してソース電流用ワイヤ６０およびセンス電流用ワイヤ６２にそれぞれ電気的に接続する。ソース電流用ワイヤ６０の直径は、センス電流用ワイヤ６２の直径よりも大きくてよい。ソース電流用ワイヤ６０の直径は１００［μｍ］以上であってよく、センス電流用ワイヤ６２の直径は１００［μｍ］未満であってよい。本例において、ソース電流用ワイヤ６０の直径は３００［μｍ］であり、センス電流用ワイヤ６２の直径は５０［μｍ］である。

ソース電流用ワイヤ６０およびセンス電流用ワイヤ６２は、互いに同じ材料であっても異なる材料であってもよい。当該材料は、Ａｌ、Ａｕ、Ａｇ（銀）およびＣｕを主成分とするワイヤの１つまたはこれらの２以上の組み合わせであってよい。本例においては、ソース電流用ワイヤ６０とセンス電流用ワイヤ６２とはともにＡｌが主成分である。直径が大きいほどワイヤの抵抗は下がるので、本例においてソース電流用ワイヤ６０の単位長さ当たりの抵抗は、センス電流用ワイヤ６２の単位長さ当たりの抵抗よりも低い。

ソース電流用ワイヤ６０は、センス電流用ワイヤ６２と同じ長さを有してよく、センス電流用ワイヤ６２よりも短い長さを有してもよい。本例においては、ソース電流用ワイヤ６０は、センス電流用ワイヤ６２と同じ長さを有する。なお、ソース電流用ワイヤ６０の長さをセンス電流用ワイヤ６２の長さよりも短くすることにより、１つのソース電流用ワイヤ６０に流れる電流の経路の抵抗を、１つのセンス電流用ワイヤ６２に流れる電流の経路の抵抗よりも低くすることができる。

本例においては、各ワイヤの直径、材料および長さのいずれか一つ以上を調節することにより、センス電流用ワイヤ６２に流れる電流の経路の抵抗が、ソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高くする。例えば、センス電流用ワイヤ６２に流れる電流の経路の抵抗を、ソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも２桁以上高くする。本例においては、センス電流用ワイヤ６２に流れる電流の経路の抵抗を５［Ω］とし、ソース電流用ワイヤ６０に流れる電流の経路の抵抗を５０［ｍΩ］とする。

なお、本例において、ソース電流用ワイヤ６０に流れる電流の経路の抵抗とは、ソース電流用ワイヤ６０および第１領域５０‐１における抵抗を意味する。なお、複数のソース電流用ワイヤ６０が存在する本例においては、ソース電流用ワイヤ６０流れる電流の経路の抵抗とは、複数のソース電流用ワイヤ６０の合成抵抗および第２領域５０‐２を意味する。また、本例において、センス電流用ワイヤ６２に流れる電流の経路の抵抗とは、センス電流用ワイヤ６２における抵抗を意味する。なお、ソース電流用ワイヤ６０およびセンス電流用ワイヤ６２が接続するリードフレーム等の抵抗は含まないものとする。

なお、センス電流用ワイヤ６２に流れる電流の経路の抵抗を所定の抵抗値に設定するべく、センス電流用ワイヤ６２に流れる電流の経路にワイヤとは別途に抵抗体を付加してもよい。例えば、ソース電流用ワイヤ６０の直径とセンス電流用ワイヤ６２の直径とを同じとして、センス電流用ワイヤ６２とは別途に抵抗体を付加する。これにより、センス電流用ワイヤ６２に流れる電流の経路の抵抗を、ソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高くすることができる。この場合、センス電流用ワイヤ６２に流れる電流の経路の抵抗とは、センス電流用ワイヤ６２および別途に設けた抵抗体の合成抵抗を意味する。

ＭＯＳＦＥＴ中を＋ｚ方向に流れてきた電流は、ソース電極５４のｘ‐ｙ平面内においてより低抵抗の領域へ流れる可能性がある。本例においてはセンス電流用ワイヤ６２に流れる電流の経路の抵抗がソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高いので、第１領域５０‐１から第２領域５０‐２には電流が流れ込みにくい。これにより、ソース電流用ワイヤ６０に流れる電流（主電流）に比べて、センス電流用ワイヤ６２に流れる電流（センス電流）を小さくすることができる。

なお、ＭＯＳＦＥＴ中を＋ｚ方向に流れてきた電流のうち第２領域５０‐２に到達した電流は、その全てが第１領域５０‐１に流れるわけではない。例えば、第２領域５０‐２に到達した電流は、ソース電極５４のシート抵抗により第１領域５０‐１への移動を制限される。それゆえ、第２領域５０‐２を経由してセンス電流用ワイヤ６２に流れるセンス電流は確保される。具体的には、主電流とセンス電流との比は、ソース電流用ワイヤ６０に流れる電流の経路の抵抗とセンス電流用ワイヤ６２に流れる電流の経路の抵抗との比と見なすことができる。

したがって、従来の様にソース電極５４から分離された電流検出専用のセンスパッド電極を設けなくても、センス電流を得ることができる。本例においては、センスパッド電極として機能し得る第２領域５０‐２をＭＯＳＦＥＴのセル単位の複数倍の面積とする必要が無い。それゆえ、従来の様にソース電極５４から分離されたセンスパッド電極を設ける場合と比較して、第２領域５０‐２を小さくすることができる。特に本例においては、ソース電流用ワイヤ６０に流れる電流の経路の抵抗とセンス電流用ワイヤ６２に流れる電流の経路の抵抗との比により、主電流とセンス電流との比を安定させることができる。これにより、センス電流を利用して主電流の大きさを検知することができる。

加えて、本例においては、主電流を得ることに寄与せずにセンス電流を得ることのみに寄与するＭＯＳＦＥＴの領域（無効領域）を、従来の様にソース電極５４から分離されたセンスパッド電極を設ける場合と比較して、小さくすることができる。無効面積が増加した場合、主電流（つまり、出力特性）が低下する。それゆえ、無効面積が増加した場合にはチップサイズを大きくする必要がある。チップサイズを大きくした場合、１つのウェハあたりに形成できる半導体チップの数が減るので、１つの半導体チップ当たりの製造コストが上昇する問題がある。これに対して本例においては、従来の様にソース電極５４から分離されたセンスパッド電極を設ける場合よりも無効面積を減少させることができるので、製造コストを低下させることができる。

また、従来の様にソース電極５４から分離されたセンスパッド電極を設ける例においては、ｐ^＋型の不純物領域を用いた分離構造またはエッジ終端構造によりセンスパッド電極下におけるＭＯＳＦＥＴをｘ‐ｙ平面において囲むことが一般的である。ＭＯＳＦＥＴがスーパージャンクション構造を有する場合には、センスパッド電極下近傍に設けられた分離構造またはエッジ終端構造により、ｐ型およびｎ型不純物のチャージバランスが崩れる可能性がある。これにより、耐圧低下等の特性変動が生じる恐れがある。これに対して、本例においては、第２領域５０‐２のみを囲むのではなく、第１領域５０‐１および第２領域５０‐２の全体を囲むように分離構造およびエッジ終端構造の１以上が設けられるので、耐圧低下等の特性変動が生じないという利点を有する。

経路の抵抗の差異により主電流に対してセンス電流を絞る本例は、ＭＯＳＦＥＴのオン抵抗が比較的低い場合に効果的に機能する。例えば、ＭＯＳＦＥＴのオン抵抗が数［ｍΩ］である場合に有効である。本例においては、ＭＯＳＦＥＴのオン抵抗は３［ｍΩ］とした。しかしながら、ＭＯＳＦＥＴのオン抵抗が数［Ω］である場合には、経路の抵抗比を調整しても主電流とセンス電流との比を調整することが困難となる。

本例は、ＭＯＳＦＥＴに限らずＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に適用してもよいのは勿論である。ＩＧＢＴにおいては伝導率変調によってドリフト層が低抵抗状態になる。そして、所定のオン電圧［Ｖ］以上において、コレクタ電極‐エミッタ電極間に電流が流れる。ＩＧＢＴのオン電圧が１．５［Ｖ］程度である場合には、本例の様に経路の抵抗比を調整することにより主電流とセンス電流との比を調整することができる。

本例では、センス電流用ワイヤ６２に流れる電流の経路の抵抗と、ソース電流用ワイヤ６０に流れる電流の経路の抵抗との比により、主電流とセンス電流との比を予め定められた比に定めることができる。当該予め定められた比は、１，００：１～１００，０００：１の範囲であってよい。主電流と比べて相対的に小さなセンス電流を測定して、当該予め定められた比を乗じることにより、主電流を算出することができる。

本例のソース電極５４は、ｙ方向の端部に切欠き部を有する。本例の切欠き部は、ｘ方向において第１領域５０‐１と第２領域５０‐２との間に位置する。本例の切欠き部には、ゲート電極パッド５６が設けられる。ゲート電極パッド５６上には、ゲート用ワイヤが設けられてよい。ゲート電極パッド５６には、ゲート用ワイヤを介して半導体装置１００の外部からゲート電位が入力されてよい。

本例のゲートランナ５７は、第１領域５０‐１、第２領域５０‐２およびゲート電極パッド５６を囲む。本例のゲートランナ５７は、ゲート電極パッド５６と後述のゲート電極３４とに電気的に接続する。本例のゲートランナ５７は、ゲート電極パッド５６に供給されたゲート電位を、半導体基板１０に設けられたＭＯＳＦＥＴのゲート電極３４に供給する。ゲート電極３４およびゲートランナ５７の材料は、ポリシリコン（ｐｏｌｙ‐Ｓｉ）であってよい。

半導体装置に導通させる大電流量は近年増加する傾向にある。これに伴い、半導体装置の動作効率を向上させること、および、半導体装置が破壊されることを防ぐことを実現するために、主電流を検知することが求められている。本例では、センス電流を利用して主電流の大きさを検知して、ゲート電極パッド５６に印加する電圧を低下させる。これにより、主電流を遮断または抑制する。

本例のガードリング５８は、ゲートランナ５７を囲む。ガードリング５８は、それぞれ相似形状であるリング形状の複数の不純物領域を有してよい。ガードリング５８は、半導体基板１０とは反対の極性の不純物を有してよい。本例のガードリング５８は、ｎ^－型の半導体基板１０に対してｐ型の不純物を有する。ガードリング５８は、空乏層を半導体基板１０の端部にまで広げる機能を有する。つまり、ガードリング５８はエッジ終端構造として機能する。これにより、ガードリング５８が無い場合と比較して半導体装置１００の耐圧を向上させることができる。耐圧向上にはガードリング５８以外にもフィールドプレートも有効なことは自明であり、フィールドプレートを使用してもよい。フィールドプレートを使用する場合は、ゲートランナ５７をフィールドプレートとして使うことも可能である。

図２は、図１におけるＡ‐Ａ'断面を示す図である。図２においては、半導体装置１００におけるＭＯＳＦＥＴ９０の具体的な構成を示す。本例の半導体基板１０は、ｎ^＋型層２２から第２層間絶縁膜３８までを含むものとする。本例の半導体基板１０は、＋ｚ方向におもて面１４を有し、－ｚ方向に裏面１２を有する。本例においては、主にコンタクト領域４４および第２層間絶縁膜３８が、おもて面１４を構成する。おもて面１４上にはソース電極５４が位置し、裏面１２下にはドレイン電極５２が位置する。

本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、本例においてはベース領域４２をｐ型とするが、他の例においてはベース領域４２をｎ型としてもよい。他の構成の不純物極性は、当業者であれば適宜定めることができる。また、本例において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０^１６を意味する。

半導体層および半導体領域がＳｉＣである本例においては、ｎ型不純物はＮ（窒素）およびＰ（リン）のうち一種類以上の元素であってよく、ｐ型不純物はＡｌおよびＢ（ボロン）のうち一種類以上の元素であってよい。これに対して、半導体層および半導体領域がＧａＮである他の例においては、ｎ型不純物はＳｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｓ（硫黄）およびＯ（酸素）のうち一種類以上の元素であってよい。また、ｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）のうち１種類以上の元素であってよい。

ＭＯＳＦＥＴ９０は、ｎ^＋型層２２、ｎ型層２４、カラム層２６、トレンチ部３０、ベース領域４２、コンタクト領域４４、ソース領域４６、第１層間絶縁膜３６、第２層間絶縁膜３８、ドレイン電極５２およびソース電極５４を有する。なお、図２においては、図面の見易さを考慮して全ての構成に符号を付していないが、部分的に付された符号により当業者にとっては全体の構成が明らかである。

本例の第１領域５０‐１および第２領域５０‐２においては、ＭＯＳＦＥＴ９０を構成する単位構造がｙ方向に繰り返し設けられる。また、単位構造はｘ方向に予め定められた長さだけ延在して設けられる。これにより、ｙ方向に繰り返し設けられる複数の単位構造が、ＭＯＳＦＥＴ９０における１つのセルを構成する。ＭＯＳＦＥＴ９０は複数のセルを有する。本例の第１領域５０‐１および第２領域５０‐２において、ＭＯＳＦＥＴ９０の単位構造は同じである。それゆえ、第１領域５０‐１および第２領域５０‐２にける電流の出力特性は同じである。

ドレイン電極５２上には、ｎ^＋型層２２が位置する。ｎ^＋型層２２はＳｉＣを有する半導体基板１０の種結晶基板であってよい。ｎ^＋型層２２上には、エピタキシャル成長したｎ型層２４が位置する。ｎ型層２４上には、カラム層２６が位置する。本例のカラム層２６は、ｙ方向においてｎ型カラム２７およびｐ型カラム２８の繰り返し構造を有する。ｎ型カラム２７上にはトレンチ部３０が位置してよく、ｐ型カラム２８上にはベース領域４２が位置してよい。

トレンチ部３０は、ゲート電極３４およびゲート絶縁膜３２を有する。本例のゲート絶縁膜３２は、側部がベース領域４２に接し、底部がｎ型カラム２７に接する。ゲート電極３４は、ゲート絶縁膜３２に接する。

本例において、ｐ型のベース領域４２上には、ｐ^＋型のコンタクト領域４４およびｎ^＋型のソース領域４６が位置する。ソース領域４６は、ゲート絶縁膜３２に接する。一対のソース領域４６は、ｙ方向においてコンタクト領域４４を挟む。

トレンチ部３０の頂部およびソース領域４６の一部を覆うように、第１層間絶縁膜３６が設けられる。第１層間絶縁膜３６上にはこれよりも厚い第２層間絶縁膜３８が位置する。第１層間絶縁膜３６および第２層間絶縁膜３８は、ＳｉＯ_２（二酸化ケイ素）であってよい。第１層間絶縁膜３６および第２層間絶縁膜３８上にはソース電極５４が位置する。ソース電極５４は、第１層間絶縁膜３６および第２層間絶縁膜３８における開口を通じて、コンタクト領域４４およびソース領域４６に電気的に接続する。

ゲート電極３４に所定の電位が印加されると、ベース領域４２に電荷反転領域が形成される。電荷反転領域は、電子が移動するチャネル領域として機能する。ソース電極５４とドレイン電極５２との間に所定の電位差がある場合に、ゲート電極３４に所定の電位が印加されると、ドレイン電極５２からｎ^＋型層２２、ｎ型層２４、ｎ型カラム２７、チャネル領域およびソース領域４６を経てソース電極５４に電流が流れる。

上述の様に、センス電流用ワイヤ６２に流れる電流の経路の抵抗はソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高いので、第１領域５０‐１に到来する電流はソース電流用ワイヤ６０へと流れる。これに対して、第２領域５０‐２に到来する電流は、センス電流用ワイヤ６２へと流れる。なお、図２においては、矢印にて電流の大きさおよび向きを表現する。矢印のサイズが大きいほど電流量が多いことを表現する。

図３は、第２実施形態におけるソース電極５４を示す図である。本例においては、ソース電極５４の第２領域５０‐２の厚みが、ソース電極５４の第１領域５０‐１の厚みよりも薄い。これにより、本例においては、シート抵抗により経路の抵抗の比を主に調整する。なお、第１領域５０‐１および第２領域５０‐２は、同じ材料を有するものとする。また、厚みとは、ソース電極５４のｚ方向長さであるとする。

本例においては、第２領域５０‐２におけるソース電極５４のシート抵抗ｒ_２が、第１領域５０‐１におけるソース電極５４のシート抵抗ｒ_１よりも高い。これにより、センス電流用ワイヤ６２に流れる電流の経路の抵抗を、ソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高くすることができる。

本例において、ソース電極５４において部分的に厚みを変えるべく、第１領域５０‐１においては金属の成膜を２回行い、第２領域５０‐２においては金属の成膜を１回行ってよい。なお、１回の成膜において積層される金属の厚みは略等しいとしてよい。これに代えて、ソース電極５４において部分的に厚みを変えるべく、第１領域５０‐１および第２領域５０‐２に金属の成膜を行った後、第２領域５０‐２のみをエッチングバックしてもよい。

本例において、第１実施形態のソース電流用ワイヤ６０およびセンス電流用ワイヤ６２の例を適用してもよい。本例においては、各ワイヤの直径、材料および長さに加えて、第１領域５０‐１および第２領域５０‐２のシート抵抗のいずれか一つ以上を調節することにより、センス電流用ワイヤ６２に流れる電流の経路の抵抗を、ソース電流用ワイヤ６０に流れる電流の経路の抵抗よりも高くすることができる。これにより、センス電流用ワイヤ６２に流れる電流を制限して、センス電流の検知精度を向上することができる。

第２実施形態の第１変形例として、第１領域５０‐１が、第２領域５０‐２とは異なる材料を有してもよい。一例において、第１領域５０‐１においては、Ｔｉとその上に積層されたＡｌまたはＡｌを含む合金とによりソース電極５４が構成されてよい。これに対して、第２領域５０‐２においては、Ｔｉのみよりソース電極５４が構成されてよい。ＴｉはＡｌまたはＡｌを含む合金に比べて抵抗率が約１桁大きい。材料の相違に加えて、第２領域５０‐２の厚みを調節することによりシート抵抗を調節してもよい。第２領域５０‐２のソース電極は、Ｔｉ／ＴｉＮなどの複数の層を積層してもよい。

図４は、電流制御機構を説明する図である。図４の例においては、第２実施形態のＭＯＳＦＥＴ９０を用いて説明する。当該ＭＯＳＦＥＴ９０において、第１領域５０‐１はシート抵抗ｒ_１を有し、第２領域５０‐２はシート抵抗ｒ_２を有し、ソース電流用ワイヤ６０は合成抵抗Ｒ_１を有し、センス電流用ワイヤ６２は抵抗Ｒ_２を有するとする。なお、本例において、Ｒ_１はＲ_２以下とし、ｒ_１はｒ_２よりも小さいとする。

本例においては、ドレイン電極５２と第１領域５０‐１および第２領域５０‐２との間に順バイアスＶが印加されている。ソース電流用ワイヤ６０の先には負荷が電気的に接続する。また、センス電流用ワイヤ６２の先には、電流検出部９４が電気的に接続する。

電流検出部９４は、センス電流用ワイヤ６２から電流検出部９４に流れる電流を測定する。電流検出部９４は、測定した電流値を制御部９８に通知する。制御部９８は、電流値の通知を受けて、ＭＯＳＦＥＴ９０のゲート電極３４に印加するゲート電位（Ｖ_Ｇ）を制御する。

具体的には、制御部９８は、電流検出部９４が測定した電流値が所定値よりも高い場合には、ゲート電位を下げることにより主電流を減少させてよい。これに対して、制御部９８は、電流検出部９４が測定した電流値が所定値よりも低い場合には、ゲート電位を上げることにより主電流を増加させてよい。これにより、制御部９８は、ＭＯＳＦＥＴ９０の主電流を制御することができる。

例えば、制御部９８は、ゲート電位を制御することにより、ＭＯＳＦＥＴ９０に流れる電流が定格電流を超えないように半導体装置１００を制御することができる。これにより、半導体装置１００が破壊されることを防ぐことができる。なお、本例の電流制御機構が第１実施形態に適用されてよいのは勿論である。

図５は、第３実施形態における半導体装置３００の上面を示す図である。本例のソース電極５４は、接続領域５０‐３を含む。接続領域５０‐３は、第１領域５０‐１と第２領域５０‐２との間に位置する。接続領域５０‐３は、第１領域５０‐１と第２領域５０‐２とをｙ方向において接続する。本例において、接続領域５０‐３のｙ方向長さは、１０［μｍ］である。接続領域５０‐３におけるｘ方向の長さは、第２領域５０‐２のｘ方向の長さよりも小さい。

接続領域５０‐３の抵抗は、半導体装置１００におけるＭＯＳＦＥＴ９０のオン抵抗の１０倍以上であってよい。本例において、ＭＯＳＦＥＴ９０のオン抵抗は、第１実施例と同じ３［ｍΩ］である。それゆえ、本例の接続領域５０‐３の抵抗は、３０［ｍΩ］以上である。本例の接続領域５０‐３は、ｘ‐ｚ断面におけるシート抵抗が３０［ｍΩ］である。これにより、第１領域５０‐１から第２領域５０‐２に電流が流れ込むことを抑制することができる。

本例のゲート電極パッド５６は、ｘ方向と平行な方向において、第２領域５０‐２および接続領域５０‐３とは異なる位置に設けられる。本例のゲート電極パッド５６は、接続領域５０‐３および第２領域５０‐２の形状に応じて、＋ｘ方向に突出した領域を有する。第３実施形態は、接続領域５０‐３を有する点において第１および第２実施形態と異なる。他の点は、第１または第２実施形態と同じであってよい。

図６は、第３実施形態の第１変形例における図５の領域ＶＩの拡大図を示す図である。なお、図面の見易さを考慮して、ソース電流用ワイヤ６０およびセンス電流用ワイヤ６２は省略する。図６においては、ソース電極５４およびゲート電極パッド５６を点線により示す。また、ソース電極５４およびゲート電極パッド５６よりも下方に位置する、ｐ^＋型のコンタクト領域４４およびｎ^＋型のソース領域４６を実線により示す。なお、図６においては、ソース電極５４下のｐ^＋型の領域はコンタクト領域４４であるが、それ以外のｐ型の領域は分離領域として機能してよい。また、ゲート電極パッド５６とその下におけるｐ型の領域とは絶縁膜により電気的に分離される。

本例の半導体基板１０は、接続領域５０‐３の下方にダイオード領域４０を有する。図６において、ダイオード領域４０に斜線を付して示す。ダイオード領域４０は、電子にとって低抵抗の領域であるソース領域４６を含まない領域である。ダイオード領域４０は、ｐ^＋型のコンタクト領域４４およびｐ型のベース領域４２とｎ型カラム２７とによるｐｎダイオードを有する。

本例のダイオード領域４０にはソース領域４６が設けられていないので、ゲート電極３４にゲート閾値電圧以上の電位が供給されても、ダイオード領域４０においてはソース‐ドレイン間電流が流れない。つまり、ＭＯＳＦＥＴ９０中を＋ｚ方向に流れる電流にとって、ダイオード領域４０は、第１領域５０‐１および第２領域５０‐２下におけるＭＯＳＦＥＴ９０よりも高抵抗となる。

本例の半導体装置３００は、トレンチ部３０の±ｘ方向の端部において、ゲート電極パッド５６またはゲートランナ５７に接続するコンタクト部５９を有する。ゲート電極パッド５６からコンタクト部５９を経て、ゲート電極３４にゲート電位が供給される。本例は、接続領域５０‐３およびダイオード領域４０を有する点において第３実施形態と異なる。他の点は、第３実施形態と同じであってよい。

図７Ａは、第３実施形態の第２変形例における図６のＢ‐Ｂ'断面を示す図である。図７Ｂは、第３実施形態の第３変形例における図６のＢ‐Ｂ'断面を示す図である。図７Ａに示すように、ソース電極５４の接続領域５０‐３の厚みは、第１領域５０‐１の厚みよりも薄く、かつ、第２領域５０‐２の厚みよりも薄い。また、図７Ｂに示すように、ソース電極５４の接続領域５０‐３の厚みは、第１領域５０‐１の厚みと第２領域５０‐２の厚みよりも薄く、かつ、第１領域５０‐１の厚みと第２領域５０‐２の厚みは同じである。これにより、接続領域５０‐３におけるシート抵抗ｒ_３を、第２領域５０‐２におけるシート抵抗ｒ_２よりも高くすることができる。よって、第１領域５０‐１から接続領域５０‐３を経て第２領域５０‐２に電流が流れ込むことをさらに効果的に防ぐことができる。

なお、他の例においては、ソース電極５４の接続領域５０‐３および第２領域５０‐２の厚みは同じとし、かつ、両者とも第１領域５０‐１よりも薄くしてもよい。また、上述の実施形態と同様に、各ワイヤの直径、材料および長さ、ならびに、第１領域５０‐１、第２領域５０‐２、および接続領域５０‐３のシート抵抗のいずれか一つ以上を調節してもよい。係る点において、本例は第３実施形態と異なる。他の点は、第３実施形態と同じであってよい。
なお、第１領域５０‐１、第２領域５０‐２、および接続領域５０‐３のソース電極５４の厚みを変更せずに主電流とセンス電流の比が調節できる場合は、第１実施形態と同様に第１領域５０‐１、第２領域５０‐２および接続領域５０‐３のソース電極５４の厚みは同じとしてもよい。

図８は、第４実施形態における半導体装置４００の上面を示す図である。本例の半導体装置４００は、温度センス素子８０および温度センス素子８０用の温度センス電極パッド５５をさらに備える。本例の温度センス素子８０は、半導体装置４００の温度を測定する機能を有する。本例の温度センス素子８０は、半導体装置４００において最も温度が高くなるｘ‐ｙ平面の略中央に位置する。また、温度センス電極パッド５５は、ｘ方向と平行な方向において、接続領域５０‐３および第２領域５０‐２に対して、ゲート電極パッド５６とは反対側に位置する。

温度センス素子８０は、ｐｎダイオードであってよい。ｐｎダイオードには所定の順方向電流を流してよい。半導体装置４００の温度に応じて、温度センス素子８０に流れる所定の順方向電流または電圧の値は変化する。図４の例と同様に、温度センス素子８０に流れる所定の順方向電流または電圧を制御部９８に入力してよい。制御部９８は、所定の順方向電流または電圧の変化から、半導体装置４００の温度を決定してよい。

半導体装置４００の温度変化に伴い、ＭＯＳＦＥＴ９０の主電流およびセンス電流の大きさは変化し得る。ＭＯＳＦＥＴ９０のおいては、温度が上昇するに伴い同じゲート電位であっても主電流は小さくなる傾向にある。例えば、半導体装置４００の温度が１２５［℃］の場合、半導体装置４００の温度が２５［℃］の場合よりも主電流が小さくなる。

そこで、制御部９８は、半導体装置４００の温度に応じてＭＯＳＦＥＴ９０のゲート電極３４に印加するゲート電位（Ｖ_Ｇ）を制御してよい。これに代えてまたはこれ共に、制御部９８は、半導体装置４００の温度に応じて、半導体装置４００に電力を供給する順バイアスの大きさを制御してもよい。

制御部９８は、半導体装置４００の温度が所定値よりも高い場合には、ゲート電位および順バイアスを下げることにより主電流を低減させて半導体装置４００の温度を低減させる。これに対して、制御部９８は、半導体装置４００の温度が所定値よりも低い場合には、ゲート電位および順バイアスを上げることにより主電流を増加させてよい。なお、本例を上述の第１から第３実施形態およびこれらの変形例に適用してよいのは勿論である。

図９は、第５実施形態における半導体装置の断面を示す図である。図９は、特にＩＧＢＴ９２の複数の単位構造の断面を示す。複数の単位構造は、ＭＯＳＦＥＴ９０の例と同様に１つのセルを構成してよい。本例の半導体装置は、ＭＯＳＦＥＴ９０に代えてＩＧＢＴ９２を有する。これに伴い、ＭＯＳＦＥＴ９０の例におけるｎ^＋型層２２、ｎ型層２４、ソース領域４６、ドレイン電極５２およびソース電極５４は、それぞれｐ型のコレクタ層８２、ｎ^＋型のＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層８４、ｎ^＋型のエミッタ領域８６、コレクタ電極７２およびエミッタ電極７４とする。

本例を上述の第１から第４実施形態およびこれらの変形例に適用してよいのは勿論である。これに伴い、図６の例におけるダイオード領域４０は、ソース領域４６ではなくエミッタ領域８６を含まない領域であるとしてよい。

図１０は、第６実施形態における半導体装置の断面を示す図である。図１０は、超接合構造であるｎ型カラム２７およびｐ型カラム２８のカラム層２６を備えていないＭＯＳＦＥＴ９１の複数の単位構造の断面を示す。複数の単位構造は、ＭＯＳＦＥＴ９０の例と同様に１つのセルを構成してよい。本例の半導体装置は、ｎ^＋型層２２、ｎ型層２４、ソース領域４６、ドレイン電極５２およびソース電極５４等で形成される。本例を上述の第１実施形態から第４実施形態およびこれらの変形例に適用してもよいのは勿論である。特に、オン抵抗の低い低耐圧（２００Ｖ以下）には有効である。また、本例を超接合構造であるｎ型カラム２７およびｐ型カラム２８のカラム層２６を備えていないＩＧＢＴとして上述の第５実施形態およびこれらの変形例に適用してもよい。この場合、ｎ^＋型層２２をｐ型のコレクタ層８２としてよい。

図１１は、第７実施形態における半導体装置の断面図を示す図である。図１１は、プレーナゲート構造を備えたＭＯＳＦＥＴ９３の複数の単位構造の断面を示す。複数の単位構造は、ＭＯＳＦＥＴ９０の例と同様に１つのセルを構成してよい。本例の半導体装置は、ｎ^＋型層２２、ｎ型層２４、カラム層２６、ゲート絶縁膜３２、ゲート電極３４、第２層間絶縁膜３８、ベース領域４２、ソース領域４６、ドレイン電極５２およびソース電極５４等で形成される。本例を上述の第１実施形態から第４実施形態およびこれらの変形例に適用してもよいのは勿論である。また、本例をＩＧＢＴとして上述の第５実施形態およびこれらの変形例に適用してもよい。この場合、ｎ^＋型層２２をｐ型のコレクタ層８２としてよい。

図１２は、第８実施形態における半導体装置の断面図を示す図である。図１２は、超接合構造であるｎ型カラム２７およびｐ型カラム２８のカラム層２６を備えていないプレーナゲート構造を有するＭＯＳＦＥＴ９５の複数の単位構造の断面を示す。本例の半導体装置は、ｎ^＋型層２２、ｎ型層２４、ゲート絶縁膜３２、ゲート電極３４、第２層間絶縁膜３８、ベース領域４２、ソース領域４６、ドレイン電極５２およびソース電極５４等で形成される。本例を上述の第１実施形態から第４実施形態およびこれらの変形例に適用してもよいのは勿論である。特に、オン抵抗の低い低耐圧（２００Ｖ以下）には有効である。また、本例を超接合構造であるｎ型カラム２７およびｐ型カラム２８のカラム層２６を備えていないＩＧＢＴとして上述の第５実施形態およびこれらの変形例に適用してもよい。この場合、ｎ^＋型層２２をｐ型のコレクタ層８２としてよい。

本発明はＳｉＣおよびＧａＮなどのワイドバンドギャップＭＯＳＦＥＴにも有効である。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・裏面、１４・・おもて面、２２・・ｎ^＋型層、２４・・ｎ型層、２６・・カラム層、２７・・ｎ型カラム、２８・・ｐ型カラム、３０・・トレンチ部、３２・・ゲート絶縁膜、３４・・ゲート電極、３６・・第１層間絶縁膜、３８・・第２層間絶縁膜、４０・・ダイオード領域、４２・・ベース領域、４４・・コンタクト領域、４６・・ソース領域、５０‐１・・第１領域、５０‐２・・第２領域、５０‐３・・接続領域、５２・・ドレイン電極、５４・・ソース電極、５５・・温度センス電極パッド、５６・・ゲート電極パッド、５７・・ゲートランナ、５８・・ガードリング、５９・・コンタクト部、６０・・ソース電流用ワイヤ、６２・・センス電流用ワイヤ、６３・・半田、７２・・コレクタ電極、７４・・エミッタ電極、８０・・温度センス素子、８２・・コレクタ層、８４・・ＦＳ層、８６・・エミッタ領域、９０・・ＭＯＳＦＥＴ、９１・・ＭＯＳＦＥＴ、９２・・ＩＧＢＴ、９３・・ＭＯＳＦＥＴ、９４・・電流検出部、９５・・ＭＯＳＦＥＴ、９８・・制御部、１００・・半導体装置、３００・・半導体装置、４００・・半導体装置

Claims (8)

1. 半導体基板と、
   前記半導体基板の上方に設けられ、第１領域および第２領域を有する表面電極と、
   前記第１領域上に接続された第１端子用の第１ワイヤと、
   前記第２領域上に接続された電流センス用の第２ワイヤと、
   前記第１領域と前記第２領域との間に位置するゲート電極パッドと、
   前記第１領域、前記第２領域および前記ゲート電極パッドを囲むゲートランナと
   を備え、
   前記第１領域および前記第２領域は、同じ材料を有し、且つ物理的につながっており
   前記第２ワイヤに流れる電流の経路の抵抗が、前記第１ワイヤに流れる電流の経路の抵抗よりも高く、
   前記ゲート電極パッドと接する前記ゲートランナの一辺において、前記ゲートランナと接する前記第１領域の辺の長さは、前記ゲートランナと接する前記第２領域の辺の長さより長い
   半導体装置。
2. 前記第１ワイヤの直径は、前記第２ワイヤの直径よりも大きい
   請求項１に記載の半導体装置。
3. 前記第１ワイヤの単位長さ当たりの抵抗は、前記第２ワイヤの単位長さ当たりの抵抗よりも低い
   請求項１または２に記載の半導体装置。
4. 前記第１領域は、前記第２領域よりも面積が大きい
   請求項１から３のいずれか一項に記載の半導体装置。
5. 前記第２ワイヤが接続する前記表面電極の第２領域の厚みは、前記第１ワイヤが接続する前記表面電極の第１領域の厚み以下である
   請求項１から４いずれか一項に記載の半導体装置。
6. 前記第２ワイヤが接続する前記表面電極の第２領域の厚みは、前記第１ワイヤが接続する前記表面電極の第１領域の厚みよりも薄い
   請求項１から４いずれか一項に記載の半導体装置。
7. 前記第２領域と接続する前記第２ワイヤの接続部は、前記ゲート電極パッドと接する前記ゲートランナの前記一辺が延伸する方向において、前記ゲート電極パッドと前記ゲートランナの間に設けられる
   請求項１に記載の半導体装置。
8. 前記表面電極は、前記第１ワイヤが接続する前記表面電極の前記第１領域と前記第２ワイヤが接続する前記表面電極の前記第２領域とを第１方向において接続する接続領域を含み、前記接続領域の前記第１方向に対して直交する第２方向の長さは、前記第２領域の前記第２方向の長さよりも小さい
   請求項１に記載の半導体装置。

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