JP2023139634A - 半導体素子 - Google Patents

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正雄 内田
Masao Uchida
千秋 工藤
Chiaki Kudo
恒一郎 佐野
Koichiro Sano
貴史 長谷川
Takashi Hasegawa
優典 武井
Masanori Takei
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Abstract

【課題】高信頼性の半導体素子を提供する。【解決手段】半導体素子は、半導体層と、半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、複数の開口部の底部にそれぞれ位置し、半導体層に接する複数の第１電極と、第１絶縁膜の少なくとも一部上および複数の第１電極上に配置され、複数の開口部内で複数の第１電極に電気的に接続された第１配線と、第１配線の上に配置され、第１配線に電気的に接続された上部金属膜と、を備え、第１配線は、第１配線層と、第１配線層および前記上部金属膜の間に位置する第２配線層と、第１配線層および第２配線層の間に位置し、第１バリア金属を含むバリア金属層と、を含む積層構造を有し、第１配線の少なくとも第１配線層は、各開口部の底部上、各開口部の側壁上、および、第１絶縁膜の上面上に連続して配置されている。【選択図】図１

Description

本開示は、半導体素子に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などの半導体素子に応用されている。ＳｉＣを用いた半導体素子は、Ｓｉを用いた半導体素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。
ＳｉＣを用いた半導体素子は、ＳｉＣから形成された半導体層を有している。半導体層の上方には、半導体層に接する電極（例えばソース電極）が配置されている。当該電極は、その上に設けられた金属膜を介して、半導体素子の外部にある配線などに電気的に接続される。
特許文献１は、ＳｉＣを用いたＭＩＳＦＥＴにおいて、炭化珪素半導体層とオーミック接合を形成する電極の上に、アルミニウムを含む金属膜およびＮｉめっき膜が設けられた構造を開示している。
特開２０２１－０６４６９６号公報
本開示の一態様は、信頼性を高めることの可能な半導体素子を提供する。
本開示の一態様に係る半導体素子は、半導体層と、半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、複数の開口部の底部にそれぞれ位置し、半導体層に接する複数の第１電極と、第１絶縁膜の少なくとも一部上および複数の第１電極上に配置され、複数の開口部内で複数の第１電極に電気的に接続された第１配線と、第１配線の上に配置され、第１配線に電気的に接続された上部金属膜と、を備え、第１配線は、第１配線層と、第１配線層および上部金属膜の間に位置する第２配線層と、第１配線層および第２配線層の間に位置し、第１バリア金属を含むバリア金属層と、を含む積層構造を有し、第１配線の少なくとも第１配線層は、各開口部の底部上、各開口部の側壁上、および、第１絶縁膜の上面上に連続して配置されている。
本開示の一態様によると、信頼性を高めることの可能な半導体素子が提供される。
本開示の第１の実施形態の半導体素子を示す断面図である。 本開示の第１の実施形態の他の半導体素子を示す断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の一部を示す拡大断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 本開示の第１の実施形態の半導体素子の製造工程を示す工程断面図である。 実施例の半導体素子のより詳細な断面を例示する図である。 比較例の半導体素子のより詳細な断面を例示する図である。 実施例および比較例の半導体素子のオン抵抗を示す図である。 実施例および比較例の半導体素子の短絡耐量の測定に用いた回路を示す図である。 実施例および比較例の半導体素子の短絡耐量時間を示す図である。 本開示の第２の実施形態の半導体素子を示す断面図である。 参考例の半導体素子を示す断面図である。 参考例の半導体素子の製造工程を示す工程断面図である。 参考例の半導体素子の製造工程を示す工程断面図である。
大電流、高耐圧をスイッチングする半導体素子には、高い信頼性が求められている。特に、ＳｉＣからなるスイッチング素子には、高い短絡耐量、すなわち短絡時の素子の耐久性が高いことが要求される。
しかしながら、本発明者が検討したところ、半導体素子の電極上に金属膜（例えばめっき膜）を設けると、十分な短絡耐量性能を確保できない場合があった。詳細は後述する。
本発明者は、以下の態様に係る半導体素子に想到した。
本開示の一態様に係る半導体素子は、半導体層と、前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、前記第１配線は、第１配線層と、前記第１配線層および前記上部金属膜の間に位置する第２配線層と、前記第１配線層および前記第２配線層の間に位置し、第１バリア金属を含むバリア金属層と、を含む積層構造を有し、前記第１配線の少なくとも前記第１配線層は、前記各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている。
前記第１配線の上面の一部は、例えば、各開口部内に位置してもよい。
前記第１配線層の比抵抗は、例えば、前記上部金属膜の比抵抗よりも小さくてもよい。
前記各開口部の側壁上において、前記第１配線層の厚さは、例えば、前記第２配線層の厚さよりも大きくてもよい。
前記各開口部の側壁上における前記第１配線層の厚さは、例えば、０．４μｍ以上であってもよい。
前記各開口部の側壁上において、例えば、前記バリア金属層の少なくとも一部は前記第２配線層から露出し、前記上部金属膜に直接接していてもよい。
上記半導体素子は、前記第１バリア金属と同じまたは異なるバリア金属を含む下部バリア金属膜をさらに備えてもよい。前記下部バリア金属膜は、例えば、前記第１配線層と前記第１絶縁膜および前記複数の第１電極との間に位置してもよい。
前記第１バリア金属は、例えば、ＴｉまたはＴａを含んでもよい。
前記バリア金属層は、例えば、ＴｉＮを含んでもよい。
前記第１配線層および前記第２配線層は、例えば、Ａｌを含んでもよい。
前記上部金属膜は、例えば、Ｎｉを含むめっき層であってもよい。
前記第１絶縁膜の前記各開口部の前記底部の幅Ｗは、例えば、４μｍ以下であってもよい。
前記第１絶縁膜の前記各開口部の深さＨと、前記各開口部の前記底部の幅Ｗとは、例えば、Ｈ／Ｗ≧０．５を満たしてもよい。
本開示の他の一態様に係る半導体素子は、半導体層と、前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、前記第１配線と前記第１絶縁膜および前記複数の第１電極との間に位置し、バリア金属を含む下部バリア金属膜と、前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、前記第１配線の比抵抗は、前記上部金属膜の比抵抗よりも小さく、前記第１配線は、前記各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている。
本開示のさらに他の一態様に係る半導体素子は、半導体層と、前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、前記第１配線と前記第１絶縁膜および前記複数の第１電極との間に位置し、バリア金属を含む下部バリア金属膜と、前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、前記上部金属膜の比抵抗は、前記第１配線の比抵抗よりも小さく、前記上部金属膜は、前記各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている。
前記半導体素子は、例えば、ＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは３．９μ秒以上であってもよい。
前記半導体素子は、例えば、ＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは５．３μ秒以上であってもよい。
前記半導体素子は、例えば、ＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは６．７μ秒以上であってもよい。
前記半導体素子は、例えば、ＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間をＴｓｃ（μ秒）、前記ＭＩＳＦＥＴの室温における閾値電圧をＶｔｈ（Ｖ）とするとき、前記Ｔｓｃは、Ｔｓｃ≧１．４３０×Ｖｔｈ＋１．０１２を満たしてもよい。
前記半導体素子は、例えば、ＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間をＴｓｃ（μ秒）、前記ＭＩＳＦＥＴの室温における閾値電圧をＶｔｈ（Ｖ）、前記半導体素子の定格電圧をＶ０（Ｖ）とするとき、前記Ｔｓｃは、Ｔｓｃ≧（１．４３０×Ｖｔｈ＋１．０１２）×１７００／Ｖ０を満たしてもよい。
前記半導体層は、炭化珪素半導体層であってもよい。
前記複数の第１電極のそれぞれは、例えば、前記炭化珪素半導体層の一部とオーミック接合を形成するシリサイド電極であってもよい。
上記半導体素子は、例えば、主面および裏面を有する半導体基板であって、前記半導体層は前記主面上に位置する半導体基板と、前記半導体層の上方に配置されたゲート電極と、前記ゲート電極と前記半導体層との間に位置するゲート絶縁膜と、前記半導体基板の裏面に設けられたドレイン電極と、をさらに備え、前記半導体層は、前記半導体層内に位置する第２導電型の複数のボディ領域と、第１導電型の複数のソース領域であって、前記複数のソース領域のそれぞれは、前記複数のボディ領域の対応する１つの内部に位置する、複数のソース領域と、前記半導体層のうち前記複数のボディ領域および前記複数のソース領域以外の領域に配置された第１導電型のドリフト領域と、を含み、前記複数の第１電極のそれぞれは、前記各開口部内で、前記複数のソース領域の１つに電気的に接続されたソース電極であってもよい。
上記半導体素子は、前記半導体層と前記ゲート絶縁膜との間に、第１導電型の不純物を含むチャネル層をさらに含んでもよい。
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
（第１の実施形態）
図面を参照しながら、本開示の半導体素子の第１の実施形態を説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
＜半導体素子の構造＞
図１は、本実施形態に係る半導体素子１０００の概略を説明するための断面図である。ここでは、ＳｉＣ－ＭＩＳＦＥＴを例に、半導体素子１０００の構成を説明する。
半導体素子１０００は、複数のユニットセル１００Ｕを含む活性領域（主通電領域または有効領域ともいう。）を有する。複数のユニットセル１００Ｕのそれぞれは、ＭＩＳＦＥＴとして機能し、互いに並列に接続されている。つまり、各ユニットセル１００Ｕにおいて、トランジスタが構成されている。半導体素子１０００の上方から見て、複数のユニットセル１００Ｕは、活性領域に２次元に配列されている。図１は、半導体素子１０００の活性領域に配置された、隣接する２つのユニットセル１００Ｕを示している。図示しないが、半導体素子１０００は、高耐圧を実現する終端領域を含んでもよい。終端領域は、平面視において、活性領域の周辺に、活性領域を囲むように配置され得る。
各ユニットセル１００Ｕは、第１導電型の半導体基板１０１と、半導体基板１０１上に位置する半導体層１０２と、半導体層１０２の上方に位置するゲート電極１０８と、ゲート電極１０８と半導体層１０２との間に位置するゲート絶縁膜１０７と、層間絶縁膜１１１と、ソース電極１０９と、ソース配線１１２と、上部金属膜１１４と、半導体基板１０１の裏面に配置されたドレイン電極１１０とを備えている。
半導体基板１０１は、第１導電型の炭化珪素からなる半導体基板であり、例えば第１導電型の４Ｈ－ＳｉＣ基板である。半導体素子１０００がＩＧＢＴである場合、半導体基板１０１として第２導電型の半導体からなる基板を用いてもよい。
半導体層１０２は、炭化珪素からなる半導体層であり、例えば４Ｈ－ＳｉＣからなるエピタキシャル層である。半導体層１０２は、半導体層１０２の表面に選択的に形成された第２導電型のボディ領域１０３と、ボディ領域１０３の表面に選択的に形成された第１導電型のソース領域１０４と、第１導電型のドリフト領域１０２ｄとを含む。ドリフト領域１０２ｄは、半導体層１０２のうちボディ領域１０３の外側の領域およびソース領域１０４が形成されていない領域に位置する。ソース領域１０４は、ドリフト領域１０２ｄよりも高い濃度で第１導電型の不純物を含む。半導体層１０２は、半導体素子１０００の表面から見て、ソース領域１０４に隣接して配置された第２導電型のコンタクト領域１０５をさらに有していてもよい。コンタクト領域１０５は、ボディ領域１０３よりも高い濃度で第２導電型の不純物を含む。コンタクト領域１０５は、ソース領域１０４の下端より下まで延伸されてボディ領域１０３に接続されている。
図示していないが、半導体素子１０００は、半導体層１０２と半導体基板１０１との間に、第１導電型のバッファ層を備えていてもよい。バッファ層は第１導電型の炭化珪素からなり、半導体層１０２（ドリフト領域１０２ｄ）よりも高い不純物濃度を有してもよい。なお、半導体素子１０００は、バッファ層を備えていなくてもよい。
半導体素子１０００は、半導体層１０２とゲート絶縁膜１０７との間にチャネル層１０６をさらに備えてもよい。図示する例では、半導体層１０２上に、チャネル層１０６として、例えば第１導電型の不純物を含む半導体層（ここでは炭化珪素層）が設けられている。チャネル層１０６は、ボディ領域１０３の少なくとも一部に接して配置されている。チャネル層１０６はエピタキシャル層であってもよい。なお、半導体素子１０００は、チャネル層を備えていなくてもよい。
ゲート絶縁膜１０７は、例えばＳｉＯ２を主として含む。ゲート絶縁膜１０７は、ＣＶＤ等の手法で半導体層１０２上に絶縁膜を堆積することによって形成されてもよい。あるいは、炭化珪素層（半導体層１０２またはチャネル層１０６）の表面の熱酸化によって形成された熱酸化膜でもよい。
ゲート電極１０８は、ゲート絶縁膜１０７の上に設けられている。ゲート電極１０８は、半導体層１０２の上方から見たとき、隣接する２つのボディ領域１０３の端部およびその間のドリフト領域１０２ｄに重なるように配置されている。ゲート電極１０８は、例えば、ｎ型の低抵抗ポリシリコン層であってもよい。
層間絶縁膜１１１は、半導体層１０２の上方に、各ユニットセル１００Ｕのゲート電極１０８を覆うように配置されている。層間絶縁膜１１１は、複数のユニットセル１００Ｕに亘って配置されている。各ユニットセル１００Ｕにおいて、層間絶縁膜１１１を含む第１絶縁膜には、半導体層１０２の一部を露出する開口部１１１ｃが形成されている。各開口部１１１ｃは、例えば、ソース領域１０４の一部およびコンタクト領域１０５を露出している。本明細書では、「第１絶縁膜」は、半導体層１０２上またはチャネル層１０６上に形成され、かつ、半導体層１０２の一部を露出する開口部１１１ｃが形成された絶縁膜をいう。第１絶縁膜は、少なくとも層間絶縁膜１１１を含む。図示する例では、第１絶縁膜は、層間絶縁膜１１１およびゲート絶縁膜１０７を含む。この場合、開口部１１１ｃの側壁は、層間絶縁膜１１１の側面およびゲート絶縁膜１０７の側面から構成され得る。
ソース電極１０９は、開口部１１１ｃの底部に位置し、半導体層１０２に接している。この例では、ソース電極１０９は、ソース領域１０４の一部およびコンタクト領域１０５とオーミック接合を形成している。ソース電極１０９は、例えばＮｉを主として含む。ソース電極１０９は、Ｎｉシリサイド電極であってもよい。
ソース配線１１２は、層間絶縁膜１１１の少なくとも一部上および複数の開口部１１１ｃ内に配置されている。ソース配線１１２は、各開口部１１１ｃ内において、ソース電極１０９上に配置され、ソース電極１０９に電気的に接続されている。ソース配線１１２は、複数のユニットセル１００Ｕのソース電極１０９を並列接続する。
本実施形態では、ソース配線１１２は、バリア金属層１１２Ｂを含む積層構造を有する。ソース配線１１２の積層構造については後述する。
ソース配線１１２は、各開口部１１１ｃの底部上、各開口部１１１ｃの側壁上および層間絶縁膜１１１の上面１１１ａ（第１絶縁膜の上面）上に連続して配置されている。ソース配線１１２は、各開口部１１１ｃの底部および側壁全体を覆っていてもよい。本明細書では、「層間絶縁膜１１１の上面１１１ａ（または第１絶縁膜の上面）」は、層間絶縁膜１１１（または第１絶縁膜）のうち開口部１１１ｃが形成されていない部分の上面を指す。層間絶縁膜１１１の上面１１１ａは、層間絶縁膜１１１のうちゲート電極１０８の上方に位置する部分の上面を含む。
ソース配線１１２の上面の一部は、開口部１１１ｃの内部に位置してもよい。つまり、層間絶縁膜１１１の上面１１１ａよりも半導体層１０２側に位置してもよい。半導体素子１０００のオン抵抗低減のためにはユニットセル１００Ｕを小さくしてセル密度を高くすることが好ましく、この観点からは、開口部１１１ｃの幅が小さいことが好ましい。また、高信頼性を実現するためには、層間絶縁膜１１１は厚いことが好ましい。開口部１１１ｃの幅を小さくしたり、層間絶縁膜１１１を厚くしたりすると、図示するように、ソース配線１１２の上面の一部が絶縁膜１１１の上面１１１ａよりも半導体層１０２側に位置することがある。例えば、半導体基板１０１の主面１０１ａに垂直な断面において、ソース配線１１２の上面は、各開口部１１１ｃの形状を反映して凹状に湾曲しており、凹状に湾曲した部分（凹部）の少なくとも一部が、当該開口部１１１ｃの内部に位置してもよい。なお、ソース配線１１２や層間絶縁膜１１１の厚さ、開口部１１１ｃの幅などによっては、ソース配線１１２の上面の全体が、層間絶縁膜１１１の上面１１１ａの上方に位置してもよい。
上部金属膜１１４は、ソース配線１１２の少なくとも一部上に配置され、ソース配線１１２に電気的に接続されている。上部金属膜１１４は、例えばソース電極１０９の外部接続を容易にするために設けられる。
上部金属膜１１４は、ソース配線１１２よりも厚い金属厚膜であってもよい。上部金属膜１１４は、例えばＮｉめっき層、Ｃｕめっき層などのめっき層であってもよい。上部金属膜１１４の比抵抗は、ソース配線１１２の比抵抗よりも大きくてもよい。上部金属膜１１４は、ソース配線１１２の上面に接していてもよい。
図示するように、上部金属膜１１４の下面（ソース配線１１２側に位置する面）は、各開口部１１１ｃの上方において、半導体層１０２側に凸状に湾曲していてもよい。上部金属膜１１４は、半導体層１０２側（半導体基板１０１側）に延び、層間絶縁膜１１１の開口部１１１ｃ内に位置する部分（開口部１１１ｃを充填する部分）を含んでもよい。
図１に示すように、第１配線層１１２Ａと層間絶縁膜１１１およびソース電極１０９との間に、下部バリア金属膜１２０がさらに設けられていてもよい。これにより、半導体素子１０００の外部から層間絶縁膜１１１やゲート絶縁膜１０７に不純物等が侵入し難くなるので、不純物等に起因する半導体素子１０００の特性変動（特に閾値電圧の変動）を抑制できる。下部バリア金属膜１２０は、バリア金属として、例えば、Ｔｉを含む。下部バリア金属膜１２０は、例えばＴｉ膜であってもよい。あるいは、下部バリア金属膜１２０は、Ｔｉ窒化膜などの金属窒化膜であってもよい。下部バリア金属膜１２０のバリア金属は、ソース配線１１２のバリア金属層１１２Ｂに含まれるバリア金属と同じでもよいし、異なっていてもよい。
＜ソース配線１１２の構造＞
本実施形態におけるソース配線１１２は、第１配線層１１２Ａと、第１配線層１１２Ａの上部金属膜１１４側に位置する第２配線層１１２Ｃと、第１配線層１１２Ａおよび第２配線層１１２Ｃの間に位置するバリア金属層１１２Ｂとを少なくとも含む積層構造を有する。第１配線層１１２Ａの上面はバリア金属層１１２Ｂに接していてもよい。第２配線層１１２Ｃの下面はバリア金属層１１２Ｂに接していてもよい。
第１配線層１１２Ａは、例えば、ＡｌまたはＣｕを含む金属層であってもよい。第１配線層１１２Ａは、バリア金属層１１２Ｂよりも比抵抗の小さい金属層であってもよい。本実施形態では、第１配線層１１２Ａの比抵抗は、上部金属膜１１４の比抵抗よりも小さい。第１配線層１１２Ａは、例えば、主としてＡｌを含む。第１配線層１１２Ａは、Ａｌ膜であってもよい。
バリア金属層１１２Ｂは、第１バリア金属を含む。第１バリア金属は、例えば、ＴｉまたはＴａであってもよい。バリア金属層１１２Ｂは、Ｔｉ膜またはＴｉＮ膜であってもよい。あるいは、バリア金属層１１２Ｂは、Ｔｉ膜およびＴｉＮ膜を含む積層膜でもよい。
第２配線層１１２Ｃは、第１配線層１１２Ａと同じ材料（金属）を含んでもよいし、異なる材料を含んでもよい。第１配線層１１２Ａと第２配線層１１２Ｃとを同じ材料を用いて形成することにより、工業的に生産コストを低減できる。第２配線層１１２Ｃは、例えば、主にＡｌを含む。第２配線層１１２Ｃは、Ａｌ膜であってもよい。
ソース配線１１２が上記積層構造を有することにより、次のような効果が得られる。第１配線層１１２Ａの上（上部金属膜１１４側）にバリア金属層１１２Ｂを配置することで、後述するソース配線１１２の表面処理工程で第１配線層１１２Ａがエッチングされることを抑制できる。従って、図示するように、ソース配線１１２における少なくとも第１配線層１１２Ａは、各開口部１１１ｃの底部上、各開口部１１１ｃの側壁上および層間絶縁膜１１１の上面１１１ａ（第１絶縁膜の上面）上に連続して配置され得る。つまり、第１配線層１１２Ａのうち、各開口部１１１ｃの底部に位置する部分と層間絶縁膜１１１の上面１１１ａ上に位置する部分とは、各開口部１１１ｃの側壁上に位置する部分を介して繋がっている。このような構成によって、低抵抗なソース配線１１２が得られる。また、表面処理工程に起因する半導体素子１０００の短絡耐量の低下を抑制でき、高い短絡耐量を実現し得る。さらに、バリア金属層１１２Ｂと上部金属膜１１４との間に第２配線層１１２Ｃが介在することにより、ソース配線１１２と上部金属膜１１４との密着性を高めることができるので、コンタクト抵抗を低減でき、信頼性を向上できる。
ソース配線１１２におけるバリア金属層１１２Ｂも、各開口部１１１ｃの底部上、各開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面１１１ａ上に連続して配置されていることが好ましい。これにより、第１配線層１１２Ａのエッチングをより確実に抑制できる。図１に示す例では、第２配線層１１２Ｃも、同様に、各開口部１１１ｃの底部上、各開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面１１１ａ上で連続している。なお、第２配線層１１２Ｃは、バリア金属層１１２Ｂと上部金属膜１１４との間に少なくとも部分的に位置していればよく、各開口部１１１ｃの底部上に位置する部分は、層間絶縁膜１１１の上面１１１ａ上に位置する部分と連続して（つながって）いなくてもよい。
図２は、本実施形態における他の半導体素子１０１０を例示する断面図である。図２に示すように、開口部１１１ｃの側壁上において、ソース配線１１２の第２配線層１１２Ｃには、バリア金属層１１２Ｂを露出する開口が形成されていてもよい。例えば、第２配線層１１２Ｃのうち開口部１１１ｃの底部に位置する部分と、層間絶縁膜１１１の上面１１１ａ上に位置する部分とは互いに離隔していてもよい。この場合、開口部１１１ｃの側壁上において、バリア金属層１１２Ｂの露出表面は上部金属膜１１４に直接接していてもよい。なお、半導体素子１０１０においても、第１配線層１１２Ａは、各開口部１１１ｃの底部上、各開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面１１１ａ上で連続しているので、配線抵抗の増加および短絡耐量の低下が抑制され得る。
＜ソース配線の表面処理と半導体素子の短絡耐量との関係＞
以下、図面を参照しながら、本実施形態によると、ソース配線の表面処理に起因した短絡耐量の低下が抑制される理由を説明する。
図２５は、参考例の半導体素子９０００を示す断面図である。参考例の半導体素子９０００は、ソース配線９１２がバリア金属層を含んでいない点で、半導体素子１０００と異なっている。ソース配線９１２は、例えばＡｌ層のみからなる単層構造を有する。ソース配線９１２は、開口部１１１ｃ内および層間絶縁膜１１１上に、下部バリア金属膜１２０を介して配置されている。ソース配線９１２上には、上部金属膜１１４として、例えばＮｉめっき層などのめっき層が設けられている。図示するように、半導体素子９０００では、ソース配線９１２の表面処理工程に起因して、ソース配線９１２は開口部１１１ｃの側壁上で薄くなったり、消失したりする場合がある。
図２６および図２７は、それぞれ、参考例の半導体素子９０００の製造工程を示す工程断面図である。図２６は表面処理を行う前のソース配線９１２、図２７は表面処理後のソース配線９１２の状態を示す。
参考例では、図２６に示すように、層間絶縁膜１１１上および複数の開口部１１１ｃ内に、下部バリア金属膜１２０およびソース配線９１２を堆積する。ここでは、ソース配線９１２として、例えばスパッタ法で、所定の厚さを有するＡｌ層を堆積する。ソース配線９１２の上面は、開口部１１１ｃを反映した凹部を有している。ソース配線９１２の厚さは、開口部１１１ｃの深さよりも小さく、ソース配線９１２の上面の一部（凹部の少なくとも底部）は開口部１１１ｃ内に位置している。なお、ソース配線９１２を真空蒸着プロセスで形成した場合、成膜直後のソース配線９１２の厚さは、層間絶縁膜１１１の開口部１１１ｃの側壁上で、上面１１１ａ上よりも小さくなる傾向がある。
この後、ソース配線９１２であるＡｌ層に対して表面処理を実施する。この表面処理は、Ａｌ層上に、上部金属膜１１４としてめっき層（例えばＮｉめっき層）を形成しやすくするための前処理を含む。表面処理は、例えば、Ａｌ層表面の酸化物を除去する処理、および／または、Ａｌ層上に被膜を形成する処理を含む。被膜は、例えば、上部金属膜１１４の金属（めっきによって成長させる金属）に対する密着性を向上させ得る膜であってもよい。表面処理として、例えばジンケート処理を行ってもよい。
Ａｌ層の表面処理を行う際に、Ａｌ層の表面部分もエッチング（オーバーエッチング）され得る。参考例では、ソース配線９１２であるＡｌ層の上面のうち開口部１１１ｃ内に位置する部分で、エッチングが加速することがある。エッチングの加速は、ソース配線９１２の上面が開口部１１１ｃを反映した凹部を有する場合、特にその凹部の幅が、凹部の高さ（深さ）に対して十分小さい場合に顕著になり得る。これは、表面処理に使用されるエッチャントが、凹部内に残存しやすく、実質的なエッチング時間が増加してしまうからと考えられる。このため、Ａｌ層のうち開口部１１１ｃの側壁上や底部に位置する部分のエッチング量が、層間絶縁膜１１１上に位置する部分のエッチング量よりも大きくなり得る。この表面処理では、また、Ａｌ層の粒塊の境界からエッチャントがＡｌ層の内部に選択的に侵入することがある。
上記表面処理の結果、図２７に示すように、Ａｌ層のうち開口部１１１ｃの側壁上に位置する部分の厚さが、層間絶縁膜１１１上に位置する部分の厚さよりもさらに小さくなる（つまり、厚さの差が拡大する）場合がある。表面処理の条件によっては、開口部１１１ｃの側壁上でＡｌ層が部分的に除去され、層間絶縁膜１１１上または開口部１１１ｃの上部に位置する部分と、開口部１１１ｃの底部に位置する部分とが断絶する可能性がある。
なお、参考例では、ソース配線９１２の上面の一部が開口部１１１ｃ内に位置しているが、ソース配線９１２の上面全体が、層間絶縁膜１１１の上面１１１ａよりも上方に位置していてもよい。この場合でも、ソース配線９１２の上面が開口部１１１ｃに対応する凹部を有していれば、その凹部内にエッチャントが残存することで、上述したようなエッチングの加速が生じ得る。
続いて、表面処理を実施した後のソース配線９１２の上に、上部金属膜１１４として、例えばＮｉめっき層を形成することにより、図２５に示した半導体素子９０００を得る。
参考例の半導体素子９０００では、オフの状態から急にオン状態（短絡状態）になった場合、裏面電極１１３側のドレイン電極１１０から半導体基板１０１、半導体層１０２、チャネル層１０６（チャネル層が設けられていない場合には、ボディ領域１０３とゲート絶縁膜１０７の間に形成される反転層）およびソース電極１０９を介して、ソース配線９１２に過渡的に大電流が流れる。参考例では、ソース配線９１２であるＡｌ層の比抵抗は、上部金属膜１１４であるＮｉめっき層の比抵抗よりも小さいので、短絡時の過渡的な大電流（突発電流）は、瞬間的に、比抵抗の小さいソース配線９１２を流れる。このとき、開口部１１１ｃの側壁上においてＡｌ層が断絶していたり、Ａｌ層が部分的に薄くなっていたりすると、過渡的な大電流に伴う局所的な発熱が瞬時に発生し、短絡耐量が低下してしまう可能性があった。
これに対し、図１および図２に示した本実施形態の半導体素子１０００、１０１０では、ソース配線１１２における少なくとも第１配線層１１２Ａのエッチングが抑制される。
図３および図４は、それぞれ、本実施形態の半導体素子の製造工程を示す工程断面図であり、表面処理を行う前および表面処理後のソース配線１１２の状態を示す。ここでは、図２に示す半導体素子１０１０を製造する工程を例に説明する。
図３に示すように、本実施形態では、層間絶縁膜１１１上および複数の開口部１１１ｃ内に、下部バリア金属膜１２０を堆積した後、下部バリア金属膜１２０上に、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃをこの順で堆積することにより、積層構造を有するソース配線１１２を得る。ソース配線１１２における第１配線層１１２Ａおよび第２配線層１１２Ｃのそれぞれは、例えば主としてＡｌを含み、バリア金属層１１２Ｂは、例えば主としてＴｉＮを含む。参考例と同様に、ソース配線１１２の上面は、開口部１１１ｃの形状を反映した凹部を有している。ソース配線１１２の上面の一部（凹部の少なくとも底部）は開口部１１１ｃ内に位置してもよい。
この後、ソース配線１１２に対して表面処理を実施する。図２７を参照して前述したように、ソース配線１１２の表面処理を行う際に、ソース配線１１２の表面部分もエッチングされ得る。本実施形態でも、参考例と同様に、ソース配線１１２の上面のうち開口部１１１ｃ内に位置する部分でエッチングが加速してしまう場合がある。この結果、ソース配線１１２の第２配線層１１２Ｃ（例えばＡｌ層）のうち開口部１１１ｃの側壁上に位置する部分が、層間絶縁膜１１１上に位置する部分よりも薄くなる場合がある（図１参照）。エッチャントの種類、エッチング時間などの表面処理条件によっては、ソース配線１１２のオーバーエッチングが部分的に過剰に進行し、図４に示すように、第２配線層１１２Ｃが、層間絶縁膜１１１の開口部１１１ｃの側壁部において、部分的に消失する（つまり、厚さ方向に亘って除去される）こともある。
この表面処理工程において、第１配線層１１２Ａは、バリア金属層１１２Ｂで覆われているので、表面処理に使用するエッチャントによって除去されにくい。バリア金属層１１２Ｂの材料として、表面処理に使用される材料（例えば、エッチャント等の薬液）に対して耐性を有する材料を選択することが好ましい。これにより、表面処理工程における第１配線層１１２Ａのエッチングをより確実に抑制できる。
この後、ソース配線１１２上に、上部金属膜１１４として、例えばＮｉめっき層を堆積することにより、半導体素子１０１０を得る。
図１および図２に示す半導体素子１０００、１０１０では、短絡時の過渡的な大電流（突発電流）は、上部金属膜１１４およびソース配線１１２のうちの比抵抗の小さい方を流れる。上記例では、ソース配線１１２の第１配線層１１２Ａの比抵抗は、上部金属膜１１４の比抵抗よりも小さいので、過渡的な大電流は、ソース配線１１２の第１配線層１１２Ａを流れる。本実施形態における第１配線層１１２Ａは、層間絶縁膜１１１の上面１１１ａ上、開口部１１１ｃの側壁上および開口部１１１ｃの底部上で連続して（つながって）いる。このため、参考例の半導体素子９０００よりも、短絡時の過渡的な大電流に伴う局所的な過渡熱が抑制されるので、短絡耐量を高めることが可能になる。
＜ソース配線１１２における各層の厚さ＞
続いて、図５を参照しながら、ソース配線１１２における各層の厚さを説明する。
図５に示すように、第１配線層１１２Ａの開口部１１１ｃの底部上、開口部１１１ｃの側壁上、および、層間絶縁膜１１１の上面１１１ａ上（例えばゲート電極１０８の上方）における厚さを、それぞれ、「第１厚さｔａ１」、「第２厚さｔａ２」および「第３厚さｔａ３」と呼ぶ。同様に、第２配線層１１２Ｃの開口部１１１ｃの底部上、開口部１１１ｃの側壁上、および、層間絶縁膜１１１の上面１１１ａ上における厚さを、それぞれ、「第１厚さｔｃ１」、「第２厚さｔｃ２」および「第３厚さｔｃ３」と呼ぶ。
ソース配線１１２における各層の厚さは、例えば、半導体素子１０００の断面観察によって求めることができる。本明細書では、開口部１１１ｃの底部上における各層の厚さは、半導体基板１０１の主面に垂直な断面において、開口部１１１ｃの底部（例えばソース電極１０９の上面）を近似した直線に垂直な方向（この例では、半導体基板１０１の主面に垂直な方向）における最小厚さとする。また、開口部１１１ｃの側壁上における各層の厚さは、半導体基板１０１の主面に垂直な断面において、開口部１１１ｃの側壁を近似した直線に垂直な方向における最小厚さとする。なお、開口部１１１ｃの側壁上における各層の最小厚さは、半導体基板１０１の主面に垂直な断面において、各ユニットセルの開口部１１１ｃの底部の両側（図５では、底部の右側および左側）に位置する側壁上における最小厚さである。
図５に例示するように、第１配線層１１２Ａの第１厚さｔａ１は、第１配線層１１２Ａのうち開口部１１１ｃの底部に位置する最も薄い部分の厚さであり、開口部１１１ｃの底部を近似した直線に平行な２つの補助線ｍ１、ｍ２の間の距離である。また、第１配線層１１２Ａの第２厚さｔａ２は、第２配線層１１２Ｃのうち開口部１１１ｃの側壁上に位置する最も薄い部分の厚さであり、開口部１１１ｃの側壁を近似した直線に平行な２つの補助線ｎ１、ｎ２の間の距離である。
第１配線層１１２Ａの第３厚さｔａ３は、バリア金属層１１２Ｂの厚さおよび第２配線層１１２Ｃの第３厚さｔｃ３よりも大きくてもよい。層間絶縁膜１１１の上面１１１ａ上において、第１配線層１１２Ａの第３厚さｔａ３は、ソース配線１１２全体の厚さ（ここでは、上面１１１ａ上における、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃの合計厚さ）の１／２よりも大きく、０．９以下であってもよい。また、第１配線層１１２Ａの第２厚さｔａ２は、バリア金属層１１２Ｂの厚さおよび第２配線層１１２Ｃの第２厚さｔｃ２よりも大きくてもよい。開口部１１１ｃの側壁上において、第１配線層１１２Ａの第２厚さｔａ２は、ソース配線１１２全体の厚さの１／２よりも大きく０．９以下であってもよい。このように、第１配線層１１２Ａを相対的に厚くすることで、ソース配線１１２の配線抵抗をより低減できる。また、ソース配線１１２において、短絡時の過渡電流の経路がより確実に確保されるので、半導体素子１０００の短絡耐量の低下をより効果的に抑制できる。
第１配線層１１２Ａの第１厚さｔａ１～第３厚さｔａ３は、特に限定しないが、０．４μｍ以上であってもよい。これにより、ソース配線１１２の配線抵抗を低減でき、かつ、半導体素子１０００の短絡耐量をさらに高めることができる。一方、第１配線層１１２Ａの第１厚さｔａ１～第３厚さｔａ３は、１０μｍ以下であってもよい。これにより、第１配線層１１２Ａの成膜時間を短縮でき、製造コストを低減できる。
バリア金属層１１２Ｂの厚さは、開口部１１１ｃ内および層間絶縁膜１１１の上面１１１ａ上において、例えば２０ｎｍ以上２００ｎｍ以下であってもよい。２０ｎｍ以上であれば、後の表面処理工程において、第１配線層１１２Ａのエッチングをより確実に抑制できる。２００ｎｍ以下であれば、ソース配線１１２の抵抗の増加を抑制できる。
第２配線層１１２Ｃの第３厚さｔｃ３は、特に限定しないが、例えば５０ｎｍ以上１μｍ以下であってもよい。５０ｎｍ以上であれば、上部金属膜１１４とソース配線１１２との密着性をより効果的に高めることができる。１μｍ以下であれば、第２配線層１１２Ｃの成膜時間を短縮でき、製造コストを低減できる。第２配線層１１２Ｃは、開口部１１１ｃの側壁上で部分的に薄くてもよい。第２配線層１１２Ｃの第２厚さｔｃ２は、例えば、第３厚さｔｃ３よりも小さい。第２配線層１１２Ｃの第２厚さｔｃ２は、第２配線層１１２Ｃの第１厚さｔｃ１よりも小さくてもよい。図２に例示したように、開口部１１１ｃの側壁上において、第２配線層１１２Ｃが部分的に除去され、バリア金属層１１２Ｂが露出していてもよい。
＜開口部１１１ｃのサイズおよび形状＞
次いで、図５を参照して、各ユニットセル１００Ｕにおける開口部１１１ｃのサイズおよび形状を説明する。
開口部１１１ｃの底部の幅Ｗは、好ましくは４μｍ以下、例えば３μｍである。開口部１１１ｃの底部の幅Ｗは、半導体基板１０１の主面の法線方向から見たときの開口部１１１ｃの底部の最小幅を指す。開口部１１１ｃの底部の平面形状が略矩形であれば、矩形の短辺の長さが幅Ｗである。層間絶縁膜１１１の開口部１１１ｃの底部の幅Ｗを小さく（例えば４μｍ以下）することで、各ユニットセル１００Ｕのサイズを低減できる。ユニットセル１００Ｕのサイズを小さくすることにより、半導体素子１０００の単位面積あたりに流せる電流密度を大きくできる。半導体素子１０００の有効面積の縮小によって、１枚の半導体ウェハからより多くの半導体素子１０００を作製できるので、工業的にコスト低減を実現できる。また、チャネル密度を向上できるので、オン抵抗をより低減できる。一方、幅Ｗは、例えば１μｍ以上であってもよい。これにより、ソース電極１０９と半導体層１０２（ソース領域１０４やコンタクト領域１０５）との接触面積を十分に確保できる。
開口部１１１ｃの深さＨは、ゲート絶縁膜１０７の厚さ、ゲート電極１０８の厚さおよび層間絶縁膜１１１の厚さによって決定され得る。開口部１１１ｃの深さＨは、開口部１１１ｃの底部におけるソース電極１０９の表面と層間絶縁膜１１１の上面１１１ａとの、半導体基板１０１の主面の法線方向における距離である。深さＨは、例えば０．５μｍ以上３μｍ以下である。
開口部１１１ｃの深さＨの幅Ｗに対する比Ｈ／Ｗは、例えば０．５以上であってもよい。これにより、チャネル密度を向上させてオン抵抗を低減することが可能になる。また、層間絶縁膜１１１の厚膜化によって半導体素子１０００の信頼性を向上できる。一方、上記比Ｈ／Ｗは、例えば２以下であってもよい。これにより、開口部１１１ｃ内に、短絡耐量の低下を抑制し得るソース配線１１２をより確実に充填できる。
なお、図２５に示した参考例の半導体素子９０００では、開口部１１１ｃの幅Ｗを小さくしたり（例えば０．４μｍ以下）、開口部１１１ｃの上記比Ｈ／Ｗを大きくしたりすると（例えば０．５以上）、ソース配線９１２の上面には、比較的深い凹部が形成され、表面処理に使用する薬液（エッチャント）が凹部内に残存しやすい。このため、凹部内でソース配線９１２のエッチング量が大きくなり、ソース配線９１２の部分的な消失による短絡耐量の低下がより顕著になり得る。また、開口部１１１ｃの側壁の傾斜角度αが大きい場合（例えば６５°以上）も、同様に、凹部内にエッチャントが残存しやすいので、短絡耐量の低下がより顕著になり得る。これに対し、本実施形態によると、開口部１１１ｃのサイズや形状にかかわらず、ソース配線１１２のうち第１配線層１１２Ａのエッチングが抑制されるので、高い短絡耐量を維持できる。従って、開口部１１１ｃの幅Ｗを例えば４μｍ以下に設定したり、上記比Ｈ／Ｗを例えば０．５以上に設定したり、または、開口部１１１ｃの側壁の傾斜角度αを例えば６５°以上に設定することで、高い短絡耐量を確保しつつ、チャネル密度を高くしてオン抵抗を低減できる。また、層間絶縁膜１１１の厚膜化によって、半導体素子の信頼性をさらに向上できる。なお、傾斜角度αは、９０°以下、例えば８５°未満であってもよい。
（半導体素子の製造方法）
次に、図面を参照しながら、図１に示す半導体素子１０００の製造方法を例に、本実施形態に係る半導体素子の製造方法を説明する。説明を簡便にするために、ここでは半導体素子１０００における複数のユニットセル１００Ｕのうちの隣接する２つのユニットセルに着目して説明する。図示していないが、複数のユニットセル１００Ｕが配置された活性領域の周辺には、これらのユニットセル１００Ｕのゲート電極に接続するゲートパッド、活性領域を取り囲む終端構造などが形成され得る。
図６～図１８は、それぞれ、半導体素子１０００の製造方法の一部を説明する工程断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度の低抵抗な半導体基板である。ここでは、半導体基板１０１として、例えば＜１１－２０＞方向に４度オフカットされた、第１導電型（ｎ型）の低抵抗４Ｈ－ＳｉＣ（０００１）基板を用いる。
次に、図６に示すように、半導体基板１０１の主面１０１ａ上に、ｎ型の半導体層１０２をエピタキシャル成長により形成する。半導体層（ドリフト層）１０２の不純物濃度は、半導体基板１０１の不純物濃度よりも低い。半導体層１０２は、例えば、ｎ型４Ｈ－ＳｉＣによって構成される。半導体層１０２の不純物濃度は、例えば５×１０１５ｃｍ－３、半導体層１０２の厚さは、例えば１５μｍである。半導体層１０２を形成する前に、半導体基板１０１上に、ＳｉＣによって構成されるｎ型のバッファ層を形成してもよい。バッファ層の不純物濃度は、半導体層１０２の不純物濃度よりも高く、例えば１×１０１８ｃｍ－３であり、バッファ層の厚さは、例えば１μｍである。半導体層１０２およびバッファ層の不純物濃度および厚さは、特に限定されず、必要な耐圧を得るために適宜選択される。
次に、図７に示すように、半導体層１０２の上に、例えばポリシリコンからなるマスク９０１を形成する。マスク９０１の材料の種類や構造は限定されない。この後、マスク９０１の上方から、半導体層１０２の一部にｐ型の不純物イオン（例えばＡｌイオンまたはＢイオン）を注入する。これにより、半導体層１０２に、ボディ領域となるイオン注入領域１５３を形成する。
次に、図８に示すように、半導体層１０２の上に、イオン注入領域１５３の一部を覆うように、例えばＳｉＯ２からなるマスク９０２を形成する。マスク９０２の材料の種類や層構造は限定されない。マスク９０２は、マスク９０１の側壁に接する部分を有してもよい。マスク９０２のうちマスク９０１の側壁に接する部分は、一般的な半導体プロセスで用いられるセルフアラインプロセスにより形成してもよい。ここでは、マスク９０１を利用しているが、マスク９０１を削除し、注入用のマスクを別途形成してもよい。
次いで、マスク９０１およびマスク９０２の上方から、イオン注入領域１５３の一部に、ｎ型の不純物イオン（例えばＮイオンまたはＰイオン）を注入する。これにより、半導体層１０２に、ソース領域となるイオン注入領域１５４を形成する。この後、マスク９０１および９０２を除去する。
続いて、図９に示すように、半導体層１０２の上に、例えばＳｉＯ２からなるマスク９０３を形成する。マスク９０３の材料の種類や構造は限定されない。この後、ｐ型の不純物イオン（例えばＡｌイオンまたはＢイオン）を半導体層１０２に注入する。これにより、半導体層１０２に、コンタクト領域となるイオン注入領域１５５を形成する。この後、マスク９０３を除去する。
必要に応じて、半導体層１０２の表面のうち、隣接するイオン注入領域１５３の間に位置する領域（いわゆるＪＦＥＴ領域）の少なくとも一部に対し、半導体層１０２と同じ導電型の不純物イオン（例えばＮイオン）を注入してもよい。これにより、半導体素子１０００のＪＦＥＴ領域における抵抗を低減することが可能となる。例えば、ＪＦＥＴ領域の不純物濃度は、１×１０１７ｃｍ－３であってもよい。
また、半導体基板１０１の裏面（半導体層１０２を堆積した面の反対側の面）側に、半導体層１０２と同じ導電型の不純物イオン（例えばＮイオンまたはＰイオン）を注入してもよい。これにより半導体素子１０００の半導体基板１０１裏面の接触抵抗を低減することが可能となる。
続いて、不活性雰囲気中で１７００℃程度の温度で活性化アニールを行う。これにより、図１０に示すように、イオン注入領域１５３、１５４、１５５から、ｐ型のボディ領域１０３、ｎ型のソース領域１０４、およびｐ型のコンタクト領域１０５が形成される。なお、この活性化アニールを行う前に、半導体層１０２の表面に、活性化温度に耐えうる保護膜を形成してもよい。
ボディ領域１０３の深さは、例えば約０．６～１μｍであり、ボディ領域１０３の表面付近のｐ型不純物の濃度（ここではＡｌ濃度）は、例えば２×１０１６～５×１０１９ｃｍ－３、好ましくは１×１０１８～２×１０１９ｃｍ－３であってもよい。ソース領域１０４の深さは、例えば約０．２～０．４μｍであり、ソース領域１０４のｎ型不純物の平均濃度は、例えば１×１０１９～１×１０２１ｃｍ－３であってもよい。半導体層１０２がＳｉＣ層であり、かつ、ソース領域１０４がｎ型不純物としてＮを含む場合、ソース領域１０４のｎ型不純物の平均濃度は、３×１０１９～７×１０１９ｃｍ－３であることが好ましい。コンタクト領域１０５の深さは、例えば約０．３～０．５μｍであり、コンタクト領域１０５の表面付近のｐ型不純物の濃度は、例えば５×１０１９～１×１０２１ｃｍ－３であってもよい。
続いて、図１１に示すように、半導体層１０２の上に、ｎ型の炭化珪素（ＳｉＣ）を含むチャネル層１０６を設ける。チャネル層１０６は、半導体層１０２上にエピタキシャル成長によって形成されたエピタキシャル層であってもよい。図１１に示す例では、チャネル層１０６として、半導体層１０２の上面全体にＳｉＣエピタキシャル層を形成する。チャネル層１０６の厚さは、例えば、２０ｎｍ以上２００ｎｍ以下であってもよく、チャネル層１０６の平均的な不純物濃度は、例えば、１×１０１６ｃｍ－３以上５×１０１８ｃｍ－３以下であってもよい。チャネル層１０６の厚さや不純物濃度は、特に限定されず、半導体素子１０００がトランジスタ動作する場合の閾値電圧を調整するために適宜選択される。
続いて、図１２に示すように、チャネル層１０６の上にゲート絶縁膜１０７を形成した後、ゲート絶縁膜１０７上にゲート電極１０８を配置する。
ゲート絶縁膜１０７は、炭化珪素からなるチャネル層１０６の熱酸化によって形成されてもよいし、別途ＣＶＤ等で半導体層１０２上に絶縁膜を堆積することによって形成されてもよい。ゲート絶縁膜１０７は、例えばＳｉＯ２を主として含む。ゲート絶縁膜１０７の厚さは、４０～１００ｎｍ程度であってもよく、例えば７０ｎｍ程度であってもよい。
ゲート電極１０８は、例えば、ｎ型の低抵抗ポリシリコン層であってもよい。この場合、ゲート電極１０８は、ゲート絶縁膜１０７上に、厚さが５００ｎｍ程度のポリシリコン膜を堆積し、ポリシリコン膜のうちの不要な部分を除去することによって形成されてもよい。
次に、図１３に示すように、半導体層１０２の上に、ゲート絶縁膜１０７およびゲート電極１０８を覆う層間絶縁膜１１１を形成する。ここでは、まず、半導体層１０２の上方（この例ではチャネル層１０６上）に層間絶縁膜１１１を堆積する。この後、必要に応じて層間絶縁膜１１１に熱処理を実施して層間絶縁膜１１１の膜密度を向上させてもよい。続いて、層間絶縁膜１１１上に所定の領域を開口するマスク（不図示）を設け、層間絶縁膜１１１およびゲート絶縁膜１０７のエッチングを行う。これにより、ユニットセル１００Ｕのそれぞれにおいて、層間絶縁膜１１１およびゲート絶縁膜１０７に、チャネル層１０６の一部を露出する開口部１１１ｃを形成する。開口部１１１ｃは、例えばドライエッチングによって形成される。半導体基板１０１の主面１０１ａの法線方向から見たとき、各開口部１１１ｃは、コンタクト領域１０５の一部およびソース領域１０４の一部に重なるように配置される。この後、マスクを除去する。
層間絶縁膜１１１の厚さは、例えば０．５μｍ～３．０μｍであってもよい。０．５μｍ以上であれば、半導体素子の信頼性を向上できる。一方、３．０μｍ以下であれば、開口部１１１ｃや後に形成するソース電極１０９を比較的容易に形成できる。この例では、層間絶縁膜１１１として、厚さが１．６μｍのＳｉＯ２膜を形成する。なお、ここでいう層間絶縁膜１１１の厚さは、層間絶縁膜１１１のうちゲート電極１０８の上方に位置する部分の厚さである。
層間絶縁膜１１１は、ゲート電極１０８の上面および側面を覆うことが好ましい。図示する例では、ゲート絶縁膜１０７の幅はゲート電極１０８の幅よりも大きく、ゲート絶縁膜１０７の側面は開口部１１１ｃ内に露出している。
なお、ゲート絶縁膜１０７は、少なくともゲート電極１０８と半導体層１０２との間に位置していればよい。ゲート絶縁膜１０７が開口部１１１ｃを形成しようとする領域まで延設されていない場合には、開口部１１１ｃは層間絶縁膜１１１のみに形成される。
開口部１１１ｃを形成する際に、層間絶縁膜１１１およびゲート絶縁膜１０７とともに、チャネル層１０６も除去してもよい。この場合には、ユニットセル１００Ｕのそれぞれにおいて、開口部１１１ｃの底部には、半導体層１０２（ここでは、ソース領域１０４の一部およびコンタクト領域１０５の一部）が露出する。
次に、図１４に示すように、層間絶縁膜１１１の各開口部１１１ｃ内にソース電極１０９を形成する。具体的には、まず、層間絶縁膜１１１上および開口部１１１ｃ内に金属膜（不図示）を堆積する。ここでは、金属膜として、例えば厚さが約１００ｎｍのニッケル（Ｎｉ）膜を形成する。次いで、例えば不活性ガス雰囲気中で、１０００℃で２分程度の熱処理を行うことにより、金属膜を、炭化珪素表面（チャネル層１０６または半導体層１０２の表面）と反応させてシリサイド化する。この後、金属膜（ニッケル膜）のうち、層間絶縁膜１１１の上面１１１ａ上および開口部１１１ｃの側壁上に位置し、炭化珪素と反応しなかった部分を除去する。これにより、各開口部１１１ｃの底部に選択的に、金属シリサイド（ここではＮｉシリサイド）から構成されるソース電極１０９が形成される。各開口部１１１ｃ内において、ソース電極１０９は、ソース領域１０４の一部及びコンタクト領域１０５とオーミック接合を形成する。ボディ領域１０３は、コンタクト領域１０５を介して、対応するソース電極１０９に電気的に接続される。なお、ＮｉがＳｉＣと反応する（シリサイド化）際に、Ｎｉは半導体層１０２側だけでなく横方向にも拡散するので、ソース電極１０９の幅は、開口部１１１ｃの幅よりも大きくなり得る（図５参照）。
次に、半導体基板１０１の裏面上にドレイン電極１１０を形成する。具体的には、まず、半導体基板１０１の裏面側に金属膜を堆積する。ここでは、金属膜として、例えば、厚さ約２００ｎｍのＮｉ膜またはＴｉ膜を形成してもよい。次いで、例えば不活性ガス雰囲気中で、１０００℃で２分程度の熱処理を行うことにより、金属膜を炭化珪素（ここでは半導体基板１０１の裏面）と反応させてシリサイド化する。これにより、図１４に示したように、半導体基板１０１の裏面に、金属シリサイドから構成されるドレイン電極１１０が形成される。ドレイン電極１１０は、半導体基板１０１の裏面とオーミック接合を形成する。ドレイン電極１１０は、例えばＮｉまたはＴｉを主として含んでもよい。ドレイン電極１１０は、Ｎｉシリサイド電極またはＴｉシリサイド電極であってもよい。
なお、先に説明した、ソース電極１０９を形成するための（すなわちシリサイド化のための）熱処理と、ドレイン電極１１０を形成するための熱処理とを同時に実行してもよい。これにより、半導体素子１０００の製造工程数を低減できる。
次に、図１５に示すように、層間絶縁膜１１１上および各開口部１１１ｃ内に下部バリア金属膜１２０を形成した後、下部バリア金属膜１２０上にソース配線１１２を形成する。ソース配線１１２は、各開口部１１１ｃ内で、下部バリア金属膜１２０を介してソース電極１０９に電気的に接続されている。なお、下部バリア金属膜１２０が設けられていなくてもよい。
本実施形態では、ソース電極１０９および層間絶縁膜１１１の上に、下部バリア金属膜１２０、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃを、例えばスパッタ法で連続して堆積する。なお、下部バリア金属膜１２０、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃの形成方法は特に限定されない。
下部バリア金属膜１２０は、例えばＴｉを含む。下部バリア金属膜１２０は、例えば、厚さが４０ｎｍのＴｉ膜を下層とし、厚さが８０ｎｍのＴｉＮ膜を上層とする積層膜である。
第１配線層１１２Ａは、例えばＡｌを含む。第１配線層１１２Ａは、主としてＡｌを含んでもよい。本明細書において、「主としてＡｌを含む」とは、例えば、Ａｌを９０重量％以上含むことをいう。第１配線層１１２Ａのうちゲート電極１０８の上方に位置する部分の厚さは、例えば０．４μｍ～１０μｍであってもよい。第１配線層１１２Ａは、例えば厚さが１．５μｍのＡｌ層である。Ａｌ層は、ＣｕまたはＳｉを含んでもよい。Ａｌ層がＣｕまたはＳｉを含む場合、Ａｌの含有率は９０重量％以上であってもよい。例えば、Ｃｕを含むＡｌ層では、Ａｌの含有率は９９．５重量％、Ｃｕの含有率は０．５重量％であってもよい。
バリア金属層１１２Ｂは、例えばＴｉを含む。バリア金属層１１２Ｂのうちゲート電極１０８の上方に位置する部分厚さは、例えば２０ｎｍ以上２００ｎｍであってもよい。バリア金属層１１２Ｂは、例えば厚さが８０ｎｍのＴｉＮ膜である。
第２配線層１１２Ｃは、例えばＡｌを含む。第２配線層１１２Ｃのうちゲート電極１０８の上方に位置する部分厚さは、例えば０．５μｍ～２μｍであってもよい。０．５μｍ以上であれば、後の表面処理工程でオーバーエッチングされた場合でも、少なくとも層間絶縁膜１１１の上面に、所定の厚さの第２配線層１１２Ｃを残すことが可能になるので、上部金属膜１１４とソース配線１１２との密着性を高めたり、上部金属膜１１４がめっき膜である場合にはソース配線１１２上にめっき膜をより容易に形成することができる。従って、ソース配線１１２と上部金属膜１１４との密着性をさらに向上できる。２μｍ以下であれば、第２配線層１１２Ｃの成膜時間を短縮でき、製造コストを低減できる。第２配線層１１２Ｃは、例えば厚さが１．５μｍのＡｌ層である。Ａｌ層はＣｕを含んでもよい。
なお、本工程で説明した下部バリア金属膜１２０、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃの厚さは、その層のうちゲート電極１０８の上方に位置する部分の堆積直後の厚さである。これらの層の厚さは、開口部１１１ｃ内とゲート電極１０８の上方とで異なっていてもよい。例えば、これらの層のうち開口部１１１ｃ内に位置する部分の厚さは、ゲート電極１０８の上方に位置する部分の厚さよりも小さくてもよい。さらに、完成後の半導体素子における各層の厚さは、後の表面処理によって、堆積直後の厚さよりも小さくなり得る。
下部バリア金属膜１２０とバリア金属層１１２Ｂとを同じ材料から形成してもよい。また、第１配線層１１２Ａと第２配線層１１２Ｃとを同じ材料から形成してもよい。これにより、製造工程が簡便化され、生産性が向上する。
図示する例では、ソース配線１１２は３層構造を有する。なお、ソース配線１１２は、第１配線層１１２Ａ、バリア金属層１１２Ｂおよび第２配線層１１２Ｃを半導体層１０２側からこの順で含んでいればよく、４層以上の積層構造を有してもよい。
この後、図１６に示すように、半導体基板１０１の裏面側に、ドレイン電極１１０を覆う裏面電極１１３を形成する。ここでは、裏面電極１１３として、例えばドレイン電極１１０側から、Ｔｉ膜（厚さ：０．１μｍ）、Ｎｉ膜（厚さ：０．３μｍ）およびＡｇ膜（厚さ：０．７μｍ）をこの順で含む積層電極を形成する。
次いで、図１７に示すように、上部金属膜１１４となるめっき層を形成するために、表面処理を行う。ここでは、ソース配線１１２の表面（ここでは第２配線層１１２ＣであるＡｌ層の表面）の酸化皮膜を除去し、かつ、Ａｌ層の表面に亜鉛皮膜を形成するジンケート処理を行うための溶液処理を施す。溶液処理では、第２配線層１１２Ｃの表面もエッチングされるので、第２配線層１１２Ｃの厚さは、表面処理前の厚さ（堆積直後の厚さ）よりも小さくなる。第２配線層１１２Ｃの上面は、層間絶縁膜１１１の開口部１１１ｃを反映した凹部を有するので、凹部内にエッチャントが残存することで、凹部内で第２配線層１１２Ｃのエッチング量が大きくなることがある。この結果、第２配線層１１２Ｃのうち開口部１１１ｃの側壁上に位置する部分が、他の部分よりも薄くなり得る。一方、バリア金属層１１２Ｂ（ここではＴｉＮ膜）は上記エッチャントでエッチングされにくいので、バリア金属層１１２Ｂによって第１配線層１１２Ａのエッチングが抑制される。従って、表面処理後でも、少なくとも第１配線層１１２Ａは、複数の開口部１１１ｃ内および層間絶縁膜１１１上に亘って連続している。第１配線層１１２Ａの厚さは、表面処理前の厚さ（堆積直後の厚さ）と略同じであってもよい。バリア金属層１１２Ｂの厚さは、表面処理前の厚さ（堆積直後の厚さ）と略同じであってもよい。
図１７には示されていないが、ソース配線１１２の表面（ここでは第２配線層１１２Cの表面）には、微細な凹凸が形成されていてもよい。例えば、表面処理工程において、ソース配線１１２の表面を構成するＡｌ膜の結晶粒界が選択的にエッチングされることで、微細な凹部が生じることがある。
なお、本工程で行う表面処理は、めっき前処理に限定されない。上部金属膜１１４の形成方法にかかわらず、酸化膜の除去、上部金属膜１１４との密着性向上などを目的として、ソース配線の表面に対して実施される処理を広く含む。
この後、図１８に示すように、ソース配線１１２上に上部金属膜１１４を形成する。上部金属膜１１４の形成方法は特に限定しないが、例えばめっき法であってもよい。ここでは、上部金属膜１１４として、例えば、主としてＮｉを含むめっき層を形成する。上部金属膜１１４の厚さ（上部金属膜１１４のうちゲート電極１０８の上方に位置する部分の厚さ）は、１μｍ～１０μｍ、例えば約３μｍである。このようにして、半導体素子１０００が製造される。
（実施例および比較例）
以下、実施例および比較例の半導体素子を作製し、評価を行ったので、その方法および結果を説明する。ここでは、実施例および比較例の半導体素子として、室温における定格電圧（定格耐圧）１７００Ｖを保証する高耐圧ＭＩＳＦＥＴを、それぞれ１０個ずつ作製した。
＜半導体素子の作製＞
図１９は、実施例の半導体素子の一部を示す模式的な拡大断面図である。図２０は、比較例の半導体素子の一部を示す模式的な拡大断面図である。これらの図では、１つのユニットセルにおける半導体層１０２よりも下部の構造を省略している。図２０に示す比較例の半導体素子は、Ａｌ層のみからなるソース配線９１２を有する点以外は、図１９に示す実施例の半導体素子と同様の構造を有する。
実施例および比較例では、所定の金属膜をスパッタ法で堆積することにより、ソース配線１１２、９１２を形成した。ソース配線１１２、９１２の各層の材料と、ゲート電極１０８の上方における各層の堆積直後の厚さ（すなわち表面処理を行う前の厚さ）を表１に示す。
この後、ソース配線１１２、９１２の表面処理を行った。ここでは、実施例および比較例におけるソース配線構造の違いが素子特性に与える影響を調べるため、表面処理を過剰な条件（オーバーエッチングが生じやすい条件）で実施した。表面処理後、ソース配線１１２、９１２上に、上部金属膜１１４として、厚さが３μｍのＮｉめっき層を形成した。上記以外の製造方法は、図６～図１８を参照して前述したとおりである。
続いて、実施例および比較例の半導体素子の断面を走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）で観察した。
図１９に示すように、実施例の半導体素子では、上記表面処理によって第２配線層１１２Ｃがオーバーエッチングされた結果、第２配線層１１２Ｃは、層間絶縁膜１１１の上面１１１ａには残存しているものの、開口部１１１ｃ内ではほぼ消失していた。これは、開口部１１１ｃ内で第２配線層１１２Ｃのエッチングが加速されたからと考えられる。このため、層間絶縁膜１１１の開口部１１１ｃ内では、ソース配線１１２の上面にバリア金属層１１２Ｂが露出していた。バリア金属層１１２Ｂの露出表面は上部金属膜１１４に接していた。
一方、図２０に示すように、比較例の半導体素子では、上記表面処理によりＡｌ層（単層）であるソース配線９１２がオーバーエッチングされた結果、ソース配線９１２は、層間絶縁膜１１１の上面に残存しているものの、開口部１１１ｃの側壁上では完全に消失していた。このため、ソース配線９１２は、開口部１１１ｃ側壁上で断絶していた。つまり、ソース配線９１２のうち層間絶縁膜１１１の上面に位置する部分と、開口部１１１ｃの底部に位置する部分とは互いに離隔していた。
実施例および比較例の半導体素子完成後の第１配線層１１２Ａにおける開口部１１１ｃの底部上、開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面上における第１厚さｔａ１～第３厚さｔａ３と、第２配線層１１２Ｃにおける開口部１１１ｃの底部上、開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面上における第１厚さｔｃ１～第３厚さｔｃ３とを表１に示す。同様に、比較例のソース配線９１２のＡｌ層の開口部１１１ｃの底部上、開口部１１１ｃの側壁上、および層間絶縁膜１１１の上面上における厚さｔ１～ｔ３を表１に示す。これらの厚さの測定方法は、図５を参照して前述した方法と同様である。
Figure 2023139634000002
＜半導体素子の評価＞
続いて、上記方法で作製した実施例および比較例の各半導体素子の閾値電圧Ｖｔｈを測定した。ここでは、室温環境において、各半導体素子のドレイン－ソース間に１０Ｖの電圧を印加した状態で（Ｖｄｓ＝１０Ｖ）、ドレイン－ソース間に電流密度が１００ｍＡ／ｃｍ２となる電流Ｉｄｓを流した時のソース－ゲート間の電圧Ｖｇｓを「閾値電圧Ｖｔｈ」とした。なお、電流密度を定義するための面積は、各半導体素子の活性領域の面積（１つのユニットセル１００Ｕの総面積）とした。例えば、半導体素子１０００の活性領域の面積が０．１ｃｍ２である場合、閾値電圧を定義する電流Ｉｄｓは１０ｍＡである。
また、室温環境において、各半導体素子のオン電流が定格電流（ここでは５０Ａ）のときのオン抵抗Ｒｏｎを測定した。
図２１は、実施例および比較例の各半導体素子の、室温における閾値電圧Ｖｔｈとオン抵抗Ｒｏｎとの関係を示す図である。図２１に示すように、実施例および比較例の半導体素子のオン抵抗Ｒｏｎは略同程度であることが分かった。
次に、実施例および比較例の各半導体素子の短絡耐量を評価した。
図２２は、短絡耐量評価を実施する際の測定回路を例示する図である。まず、評価対象となる半導体素子８００の定格電圧より低い電源電圧を有する電源８０１を用意し、電源８０１によりコンデンサ８０２に電荷を蓄える。この後、ゲートドライバ８０３により、半導体素子８００のゲートにゲートパルスを与えて、半導体素子８００の各ユニットセルを構成するトランジスタをオン状態とする。その状態で、コンデンサ８０２に蓄えられた電荷を、半導体素子８００のソース－ドレイン間に流す。ここでは、半導体素子８００のゲートに印加する電圧（ゲート―ソース間電圧）Ｖｇｓを２０Ｖとする。ゲートパルス幅を０．１μ秒ずつ増加させて、半導体素子８００が破壊するまで同様の評価を実施し、半導体素子８００が破壊したときのゲートパルス幅Ｔｂ（μ秒）を得る。破壊直前のゲートパルス幅であるＴｂ―０．１（μ秒）を、半導体素子８００の「短絡耐量時間Ｔｓｃ（μ秒）」と定義する。
図２３は、実施例および比較例の各半導体素子の、室温における閾値電圧Ｖｔｈと短絡耐量時間Ｔｓｃとの関係を示す図である。図２３では、実施例および比較例のそれぞれについて、１０個の半導体素子の測定結果をプロットしている。図２３に示す結果から、実施例の半導体素子は、比較例の半導体素子よりも高い短絡耐性を有することが確認される。
また、図２３に示す比較例の半導体素子の１０点の測定結果について、最小二乗法により直線近似式を求めたところ、下記式（１）が得られた。式（１）を図２３に破線ｐ１で示す。
Ｔｓｃ≒１．４３０×Ｖｔｈ＋０．２１２ （１）
これに対し、実施例の半導体素子では、比較例の半導体素子よりも短絡耐量時間Ｔｓｃが１μ秒程度改善した。つまり、実施例の半導体素子は、下記式（２）で表される短絡耐量時間Ｔｓｃを有し得る。式（２）を図２３に実線ｐ２で示す。
Ｔｓｃ≧１．４３０×Ｖｔｈ＋１．０１２ （２）
本実施形態の半導体素子の閾値電圧Ｖｔｈは、特に限定されず、適宜変更され得る。本実施形態によると、上記式（２）から分かるように、室温環境において、閾値電圧Ｖｔｈが２Ｖ以上のＭＩＳＦＥＴは、３．９μ秒以上の短絡耐量時間Ｔｓｃを有し得る。同様に、閾値電圧Ｖｔｈが３Ｖ以上のＭＩＳＦＥＴは、５．３μ秒以上の短絡耐量時間Ｔｓｃ、閾値電圧Ｖｔｈが４Ｖ以上のＭＩＳＦＥＴは、６．７μ秒以上の短絡耐量時間Ｔｓｃを有し得る。
さらに、上記実施例および比較例の半導体素子の室温における定格電圧は１７００Ｖであるが、本実施形態の半導体素子の定格電圧は１７００Ｖに限定されない。ＳｉＣからなるチャネル部を有するＭＩＳＦＥＴでは、短絡時の飽和電流はチャネル部で律速されると考えられる。このため、主に半導体層１０２の濃度と厚さを調整することで、定格電圧を変更できる。定格電圧が例えばＶ０であるＭＩＳＦＥＴの評価にも、図２２に示したような短絡耐量評価回路を用いることができる。ただし、短絡耐量評価回路における電源８０１の電圧を定格電圧に準じて変更する。これによって半導体素子に与える負荷エネルギーは変化するが、半導体素子が耐え得る短絡耐量エネルギーは一定であると仮定する。そうすると、上記式（２）で示される短絡耐量時間Ｔｓｃ（図２３中の実線ｐ２）は概ね１７００／Ｖ０倍される。従って、定格電圧Ｖ０の半導体素子（ＳｉＣ－ＭＩＳＦＥＴ）は、下記式（３）で表される短絡耐量時間Ｔｓｃを有し得る。
Ｔｓｃ≧（１．４３０×Ｖｔｈ＋１．０１２）×１７００／Ｖ０ （３）
以上のように、本実施形態によると、ソース配線１１２内にバリア金属層１１２Ｂを配置して、第１配線層１１２Ａのエッチングを抑制することにより、層間絶縁膜１１１の上面上、開口部１１１ｃの側壁上および開口部１１１ｃの底部上（ソース電極１０９上）に連続した第１配線層１１２Ａを形成できる。これにより、半導体素子の短絡耐量時間Ｔｓｃの低下を抑制することが可能となる。
（第２の実施形態）
図２４は、第２の実施形態に係る半導体素子２０００の概略を説明するための断面図である。
図２４に示す半導体素子２０００は、ソース配線２１２がバリア金属層を含まない点、および、上部金属膜２１４がソース配線２１２よりも比抵抗の小さい金属を主に含んでいる点で、前述の実施形態と異なる。図１に示す半導体素子１０００と同様の構成要素には同じ参照符号を付している。以下、半導体素子１０００と同様の構成要素についての説明を適宜省略し、半導体素子１０００と異なる点を主に説明する。
半導体素子２０００のソース配線２１２は、バリア金属を実質的に含まない金属層であり、上部金属膜２１４は、ソース配線２１２よりも比抵抗の小さい金属層である。例えば、ソース配線２１２はＡｌ層であり、上部金属膜２１４はＣｕめっき層であってもよい。
本実施形態でも、上部金属膜２１４を形成する前に、ソース配線２１２に対して表面処理を行う。表面処理によってソース配線２１２の表面はオーバーエッチングされ得る。図示する例では、ソース配線２１２の表面が過度にエッチングされた場合を示しており、開口部１１１ｃの側壁上の一部でソース配線２１２が完全に除去されている。なお、表面処理の条件によって、開口部１１１ｃの側壁上でソース配線２１２が薄く残る場合もある。開口部１１１ｃのサイズや形状は、前述の実施形態と同様であってもよい。
半導体素子２０００では、短絡時の過渡電流は、比抵抗の小さい上部金属膜２１４側を瞬時に流れる。局所的に過度にエッチングされたソース配線２１２には過渡電流が流れにくいので、短絡耐量低下を抑制できる。
上部金属膜２１４は、比較的厚い（例えば３μｍ以上）であることが好ましい。ゲート電極１０８の上方において、上部金属膜２１４の厚さは、例えばソース配線２１２の厚さよりも大きくてもよい。このように厚い上部金属膜２１４では、短絡時に過渡電流が流れても局所的な発熱が起こりにくいので、短絡耐量をより効果的に向上できる。
第２の実施形態の半導体素子がＭＩＳＦＥＴである場合、ＭＩＳＦＥＴの短絡耐量時間Ｔｓｃと閾値電圧Ｖｔｈとは、第１の実施形態と同様の関係（例えば上述した式（２）および（３））を有し得る。
上述した実施形態の半導体素子１０００、１０１０、２０００はいずれもＭＩＳＦＥＴであるが、本開示の実施形態の半導体素子は、半導体層１０２と異なる導電型の半導体基板１０１を用いた絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）であってもよい。ＩＧＢＴの場合、上述したＭＩＳＦＥＴにおけるソース電極、ドレイン電極、ソース配線およびソース領域は、それぞれ順に、「エミッタ電極」、「コレクタ電極」、「エミッタ配線」および「エミッタ領域」と呼ばれる。なお、本明細書では、ＭＩＳＦＥＴのソース電極やＩＧＢＴのエミッタ電極に相当する電極を「第１電極」と呼び、ＭＩＳＦＥＴのソース配線やＩＧＢＴのエミッタ配線に相当する配線を「第１配線」と呼ぶことがある。
さらに、上記実施形態では、炭化珪素が４Ｈ－ＳｉＣである例を説明したが、炭化珪素は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣまたは１５Ｒ－ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例を説明したが、ＳｉＣ基板の主面は、（１１－２０）面、（１－１００）面、（０００－１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ－ＳｉＣ半導体層を形成してもよい。この場合、３Ｃ－ＳｉＣに注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度において実施してもよい。
さらに、上記実施形態では、半導体素子がプレーナ型のＭＩＳＦＥＴである例を説明したが、本開示の半導体素子は、一般的なトレンチ型ＭＩＳＦＥＴ、トレンチ型ＩＧＢＴなどであってもよい。
本開示は、例えば、民生用、車載用または産業機器用の電力変換器に搭載するためのパワー半導体デバイスに用いられ得る。
１０１ 半導体基板
１０２ 半導体層
１０２ｄ ドリフト領域
１０３ ボディ領域
１０４ ソース領域
１０５ コンタクト領域
１０６ チャネル層
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ソース電極
１１０ ドレイン電極
１１１ 層間絶縁膜
１１２、２１２ ソース配線
１１２Ａ 第１配線層
１１２Ｂ バリア金属層
１１２Ｃ 第２配線層
１１３ 裏面電極
１１４、２１４ 上部金属膜
１２０ 下部バリア金属膜
１００Ｕ ユニットセル
１１１ｃ ：開口部
１１１ａ ：層間絶縁膜１１１の上面
１０００、１０１０、２０００、９０００ 半導体素子

Claims (23)

  1. 半導体層と、
    前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、
    前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、
    前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、
    前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、
    前記第１配線は、第１配線層と、前記第１配線層および前記上部金属膜の間に位置する第２配線層と、前記第１配線層および前記第２配線層の間に位置し、第１バリア金属を含むバリア金属層と、を含む積層構造を有し、
    前記第１配線の少なくとも前記第１配線層は、各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている、半導体素子。
  2. 前記第１配線の上面の一部は、前記各開口部内に位置する、請求項１に記載の半導体素子。
  3. 前記第１配線層の比抵抗は、前記上部金属膜の比抵抗よりも小さい、請求項１または２に記載の半導体素子。
  4. 前記各開口部の側壁上において、前記第１配線層の厚さは、前記第２配線層の厚さよりも大きい、請求項１から３のいずれかに記載の半導体素子。
  5. 前記各開口部の側壁上における前記第１配線層の厚さは、０．４μｍ以上である、請求項１から４のいずれかに記載の半導体素子。
  6. 前記各開口部の側壁上において、前記バリア金属層の少なくとも一部は前記第２配線層から露出し、前記上部金属膜に直接接している、請求項１から４のいずれかに記載の半導体素子。
  7. 前記半導体素子は、前記第１バリア金属と同じまたは異なるバリア金属を含む下部バリア金属膜をさらに備え、
    前記下部バリア金属膜は、前記第１配線層と前記第１絶縁膜および前記複数の第１電極との間に位置する、請求項１から５のいずれかに記載の半導体素子。
  8. 前記第１バリア金属は、ＴｉまたはＴａを含む、請求項１から７のいずれかに記載の半導体素子。
  9. 前記バリア金属層はＴｉＮを含む、請求項８に記載の半導体素子。
  10. 前記第１配線層および前記第２配線層はＡｌを含む、請求項１から９のいずれかに記載の半導体素子。
  11. 前記上部金属膜はＮｉを含むめっき層である、請求項１から１０のいずれかに記載の半導体素子。
  12. 前記第１絶縁膜の前記各開口部の前記底部の幅Ｗは４μｍ以下である、請求項１から１１のいずれかに記載の半導体素子。
  13. 前記第１絶縁膜の前記各開口部の深さＨと、前記各開口部の前記底部の幅Ｗとは、Ｈ／Ｗ≧０．５を満たす、請求項１から１２のいずれかに記載の半導体素子。
  14. 半導体層と、
    前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、
    前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、
    前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、
    前記第１配線と前記第１絶縁膜および前記複数の第１電極との間に位置し、バリア金属を含む下部バリア金属膜と、
    前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、
    前記第１配線の比抵抗は、前記上部金属膜の比抵抗よりも小さく、
    前記第１配線は、各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている、半導体素子。
  15. 半導体層と、
    前記半導体層の上に配置され、複数の開口部を有する第１絶縁膜と、
    前記複数の開口部の底部にそれぞれ位置し、前記半導体層に接する複数の第１電極と、
    前記第１絶縁膜の少なくとも一部上および前記複数の第１電極上に配置され、前記複数の開口部内で前記複数の第１電極に電気的に接続された第１配線と、
    前記第１配線と前記第１絶縁膜および前記複数の第１電極との間に位置し、バリア金属を含む下部バリア金属膜と、
    前記第１配線の上に配置され、前記第１配線に電気的に接続された上部金属膜と、を備え、
    前記上部金属膜の比抵抗は、前記第１配線の比抵抗よりも小さく、
    前記上部金属膜は、各開口部の前記底部上、前記各開口部の側壁上、および、前記第１絶縁膜の上面上に連続して配置されている、半導体素子。
  16. 前記半導体素子はＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは３．９μ秒以上である、請求項１から１４のいずれかに記載の半導体素子。
  17. 前記半導体素子はＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは５．３μ秒以上である、請求項１から１５のいずれかに記載の半導体素子。
  18. 前記半導体素子はＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間Ｔｓｃは６．７μ秒以上である、請求項１から１５のいずれかに記載の半導体素子。
  19. 前記半導体素子はＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間をＴｓｃ（μ秒）、前記ＭＩＳＦＥＴの室温における閾値電圧をＶｔｈ（Ｖ）とするとき、前記Ｔｓｃは、
    Ｔｓｃ≧１．４３０×Ｖｔｈ＋１．０１２
    を満たす、請求項１から１５のいずれかに記載の半導体素子。
  20. 前記半導体素子はＭＩＳＦＥＴであって、前記半導体層は炭化珪素を含み、前記半導体素子の室温環境における短絡耐量時間をＴｓｃ（μ秒）、前記ＭＩＳＦＥＴの室温における閾値電圧をＶｔｈ（Ｖ）、前記半導体素子の定格電圧をＶ０（Ｖ）とするとき、前記Ｔｓｃは、
    Ｔｓｃ≧（１．４３０×Ｖｔｈ＋１．０１２）×１７００／Ｖ０
    を満たす、請求項１から１５のいずれかに記載の半導体素子。
  21. 前記半導体層は、炭化珪素半導体層である、請求項１から１５のいずれかに記載の半導体素子。
  22. 前記半導体素子は、
    主面および裏面を有する半導体基板であって、前記半導体層は前記主面上に位置する半導体基板と、
    前記半導体層の上方に配置されたゲート電極と、
    前記ゲート電極と前記半導体層との間に位置するゲート絶縁膜と、
    前記半導体基板の裏面に設けられたドレイン電極と、をさらに備え、
    前記半導体層は、
    前記半導体層内に位置する第２導電型の複数のボディ領域と、
    第１導電型の複数のソース領域であって、前記複数のソース領域のそれぞれは、前記複数のボディ領域の対応する１つの内部に位置する、複数のソース領域と、
    前記半導体層のうち前記複数のボディ領域および前記複数のソース領域以外の領域に配置された第１導電型のドリフト領域と、を含み、
    前記複数の第１電極のそれぞれは、前記各開口部内で、前記複数のソース領域の１つに電気的に接続されたソース電極である、請求項１から２１のいずれかに記載の半導体素子。
  23. 前記半導体素子は、前記半導体層と前記ゲート絶縁膜との間に、第１導電型の不純物を含むチャネル層をさらに含む、請求項２２に記載の半導体素子。
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