JPH065612A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH065612A JPH065612A JP5029073A JP2907393A JPH065612A JP H065612 A JPH065612 A JP H065612A JP 5029073 A JP5029073 A JP 5029073A JP 2907393 A JP2907393 A JP 2907393A JP H065612 A JPH065612 A JP H065612A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【目的】 ポリシリコンＭＯＳＦＥＴおよびＴＦＴのよ
うな半導体デバイスの製造方法を提供する。 【構成】 本体の主表面上にポリシリコン層を堆積およ
びパターン化し、次いで前記ポリシリコン層に絶縁層を
形成し、プラズマ水素化を行ってポリシリコン粒子境界
および界面トラップを不活性化することにより半導体デ
バイスを製造するに当り、前記プラズマ水素化を２工程
で行い、第１工程はポリシリコン層からの水素の実質的
な外部拡散が起る外部拡散温度より高い水素化温度で行
い、第２工程では、水素プラズマを維持しながら外部拡
散が実質的に回避される温度に前記本体を冷却する。 【効果】 水素化時間が著しく短縮され、製造プロセス
の能率が著しく改善される。
うな半導体デバイスの製造方法を提供する。 【構成】 本体の主表面上にポリシリコン層を堆積およ
びパターン化し、次いで前記ポリシリコン層に絶縁層を
形成し、プラズマ水素化を行ってポリシリコン粒子境界
および界面トラップを不活性化することにより半導体デ
バイスを製造するに当り、前記プラズマ水素化を２工程
で行い、第１工程はポリシリコン層からの水素の実質的
な外部拡散が起る外部拡散温度より高い水素化温度で行
い、第２工程では、水素プラズマを維持しながら外部拡
散が実質的に回避される温度に前記本体を冷却する。 【効果】 水素化時間が著しく短縮され、製造プロセス
の能率が著しく改善される。
Description
【０００１】
【産業上の利用分野】本発明は、本体の主表面上にポリ
シリコン層を堆積およびパターン化し、次いで前記ポリ
シリコン層に絶縁層を形成し、水素プラズマ・加熱処理
を行ってポリシリコン粒子境界および界面トラップを不
活性化することにより半導体デバイスを製造する方法に
関するものである。このような方法は、複数個の電極が
絶縁層上に形成されており、絶縁層の間を容量結合する
ことによりポリシリ層の下側部分における電荷キヤリア
の通過を制御する作用をする電荷転送デバイスのような
デバイスの製造に特に重要である。
シリコン層を堆積およびパターン化し、次いで前記ポリ
シリコン層に絶縁層を形成し、水素プラズマ・加熱処理
を行ってポリシリコン粒子境界および界面トラップを不
活性化することにより半導体デバイスを製造する方法に
関するものである。このような方法は、複数個の電極が
絶縁層上に形成されており、絶縁層の間を容量結合する
ことによりポリシリ層の下側部分における電荷キヤリア
の通過を制御する作用をする電荷転送デバイスのような
デバイスの製造に特に重要である。
【０００２】
【従来の技術】液晶表示デバイスは今日では広く使用さ
れている。このような表示デバイスの性能は表示デバイ
スを構成する薄膜トランジスタ（「ＴＦＴ」）構成部品
の特性によって影響される。よく知られているように、
ＴＦＴの特性はＴＦＴの製造に使用される多結晶ケイ素
の水素化によって著しく改善することができる。プラズ
マ水素化は高性能のポリシリコンMOSFETまたはＴＦＴを
製造する際に不可欠な製造工程である。図１に示すよう
なデバイスはプラズマ水素化処理によってデバイス特性
が図２に示すように改善される。
れている。このような表示デバイスの性能は表示デバイ
スを構成する薄膜トランジスタ（「ＴＦＴ」）構成部品
の特性によって影響される。よく知られているように、
ＴＦＴの特性はＴＦＴの製造に使用される多結晶ケイ素
の水素化によって著しく改善することができる。プラズ
マ水素化は高性能のポリシリコンMOSFETまたはＴＦＴを
製造する際に不可欠な製造工程である。図１に示すよう
なデバイスはプラズマ水素化処理によってデバイス特性
が図２に示すように改善される。
【０００３】しかし、通常のプラズマ水素化はゆっくり
した処理であって、製造プロセスにおいてコストを増大
しかつ能率を大きく低下させる。例えば、代表的な例で
は、水素化時間は水素化温度に反比例する、すなわち水
素化を実施する際の温度が高い程水素化時間は短くな
る。しかし、この時間と温度との関係は限られた範囲ま
で使用できるにすぎず、それはある高い温度においてデ
バイスが外部拡散によって水素を失ない始め、デバイス
の性能特性が低下するからである。その結果、プロセス
は外部拡散温度より低い温度に限定され、従って長い水
素化時間を必要とした。
した処理であって、製造プロセスにおいてコストを増大
しかつ能率を大きく低下させる。例えば、代表的な例で
は、水素化時間は水素化温度に反比例する、すなわち水
素化を実施する際の温度が高い程水素化時間は短くな
る。しかし、この時間と温度との関係は限られた範囲ま
で使用できるにすぎず、それはある高い温度においてデ
バイスが外部拡散によって水素を失ない始め、デバイス
の性能特性が低下するからである。その結果、プロセス
は外部拡散温度より低い温度に限定され、従って長い水
素化時間を必要とした。
【０００４】
【発明が解決しようとする課題】本発明の目的は、水素
化時間が著しく短縮される上述の半導体デバイスの製造
方法を提供することにある。本発明の他の目的は、水素
化時間を著しく短縮し、かつ製造プロセスの能率を著し
く改善することができるポリシリコン薄膜トランジスタ
（MOSFET) の製造方法を提供することにある。
化時間が著しく短縮される上述の半導体デバイスの製造
方法を提供することにある。本発明の他の目的は、水素
化時間を著しく短縮し、かつ製造プロセスの能率を著し
く改善することができるポリシリコン薄膜トランジスタ
（MOSFET) の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明においては、前記
水素プラズマ・加熱処理を２工程で行い、第１工程では
前記水素プラズマからポリシリコン層中への原子状水素
の内部拡散を、ポリシリコン層からの水素の実質的な外
部拡散が起こる温度で行い、第２工程では、前記水素プ
ラズマを維持しながら前記本体をポリシリコン層からの
水素の外部拡散が実質的に回避される温度に冷却するこ
とを特徴とする半導体デバイスの製造方法によって、上
述およびその他の目的を達成する。
水素プラズマ・加熱処理を２工程で行い、第１工程では
前記水素プラズマからポリシリコン層中への原子状水素
の内部拡散を、ポリシリコン層からの水素の実質的な外
部拡散が起こる温度で行い、第２工程では、前記水素プ
ラズマを維持しながら前記本体をポリシリコン層からの
水素の外部拡散が実質的に回避される温度に冷却するこ
とを特徴とする半導体デバイスの製造方法によって、上
述およびその他の目的を達成する。
【０００６】特に、本発明者等は、２工程からなる新規
なプラズマ水素化方法（Ｈi ／Ｌo法」と称する) を見
い出した。この方法によってプロセス時間を従来の連続
法と比較して著しく短縮することができる。現在入手で
きる装置を使用する本発明方法の特定の例では、第１工
程において、例えば、 400℃〜 800℃の範囲の温度、好
ましくは約 435℃またはそれ以上の温度で、この温度に
依存して約30分またはそれ未満の時間にわたって、プラ
ズマ水素化を行うことができる。次いで、なお水素プラ
ズマが存在している間に、半導体本体を約25℃〜 375℃
の範囲の温度に、所望に応じて変えることができるが好
ましくは30分またはこれ未満の時間にわたって、放冷す
るかあるいは冷却することができる。
なプラズマ水素化方法（Ｈi ／Ｌo法」と称する) を見
い出した。この方法によってプロセス時間を従来の連続
法と比較して著しく短縮することができる。現在入手で
きる装置を使用する本発明方法の特定の例では、第１工
程において、例えば、 400℃〜 800℃の範囲の温度、好
ましくは約 435℃またはそれ以上の温度で、この温度に
依存して約30分またはそれ未満の時間にわたって、プラ
ズマ水素化を行うことができる。次いで、なお水素プラ
ズマが存在している間に、半導体本体を約25℃〜 375℃
の範囲の温度に、所望に応じて変えることができるが好
ましくは30分またはこれ未満の時間にわたって、放冷す
るかあるいは冷却することができる。
【０００７】本発明においては、高温を使用する工程で
はポリシリコン層中への原子状水素の拡散が増大し、従
ってデバイスが迅速に水素化されることを見い出した。
水素プラズマの存在に起因する脱水素化は起こらない。
水素プラズマがなお存在している第２工程中に、水素プ
ラズマの締出しすなわち除去後においても脱水素化が起
り得ないレベル（例えば、325 ℃) に温度を低下あるい
は冷却する。本発明においては、窒素および水素の両雰
囲気中で約 350℃と約 375℃との間の或る温度において
脱水素化が始まり、デバイスの性能が低下することを見
い出した。
はポリシリコン層中への原子状水素の拡散が増大し、従
ってデバイスが迅速に水素化されることを見い出した。
水素プラズマの存在に起因する脱水素化は起こらない。
水素プラズマがなお存在している第２工程中に、水素プ
ラズマの締出しすなわち除去後においても脱水素化が起
り得ないレベル（例えば、325 ℃) に温度を低下あるい
は冷却する。本発明においては、窒素および水素の両雰
囲気中で約 350℃と約 375℃との間の或る温度において
脱水素化が始まり、デバイスの性能が低下することを見
い出した。
【０００８】
【実施例】次に、本発明の技術分野においてよく知られ
ている方法によって得られるポリシリコンMOSFETまたは
ＴＦＴ10の例について、図面を参照して本発明方法を説
明する。図１に示すように、ポリシリコンＴＦＴ10を石
英基板１の上に製造する。ＴＦＴ製造の基本的工程は
(1) チャネルポリシリコン層２の堆積およびパターン
化；(2) 乾燥酸素中1050℃におけるポリシリコン層のゲ
ート酸化によるゲート酸化物層の生成；(3) ポリゲート
４用の5000Åポリシリコン層の堆積およびドーピング、
次いで行うこの層のパターン化；(4) ソース領域５およ
びドレイン領域６のイオン注入による自己アラインゲー
トの形成；(5) ＣＶＤ酸化物の堆積および高密度化によ
るクロスオーバ誘電体層７の形成；(6) ソース領域およ
びドレイン領域に対する接点ホール８の開設；および
(7) ソース領域５およびドレイン領域６に対する相互連
結金属、例えば、アルミニウム９の堆積およびパターン
化であった。図１に生成したＴＦＴ10の断面を示す。
ている方法によって得られるポリシリコンMOSFETまたは
ＴＦＴ10の例について、図面を参照して本発明方法を説
明する。図１に示すように、ポリシリコンＴＦＴ10を石
英基板１の上に製造する。ＴＦＴ製造の基本的工程は
(1) チャネルポリシリコン層２の堆積およびパターン
化；(2) 乾燥酸素中1050℃におけるポリシリコン層のゲ
ート酸化によるゲート酸化物層の生成；(3) ポリゲート
４用の5000Åポリシリコン層の堆積およびドーピング、
次いで行うこの層のパターン化；(4) ソース領域５およ
びドレイン領域６のイオン注入による自己アラインゲー
トの形成；(5) ＣＶＤ酸化物の堆積および高密度化によ
るクロスオーバ誘電体層７の形成；(6) ソース領域およ
びドレイン領域に対する接点ホール８の開設；および
(7) ソース領域５およびドレイン領域６に対する相互連
結金属、例えば、アルミニウム９の堆積およびパターン
化であった。図１に生成したＴＦＴ10の断面を示す。
【０００９】ＴＦＴを製造した後、ＴＦＴに水素プラズ
マを作用させる。図２は、本発明方法によって製造した
デバイスの優れた特性を、水素化処理を行ってないデバ
イスと比較して示す。ここに記載する水素化の大部分は
プラズマサーム（Plasma Therm）ＰＴ−73として商業的
に入手できる平行プレート反応器内で行ったが、任意の
適当なプラズマ装置を使用することができる。水素化の
機構を求めるためにここに記載した水素化のすべてでは
ないが大部分はプラズマサーム730 内で行った。
マを作用させる。図２は、本発明方法によって製造した
デバイスの優れた特性を、水素化処理を行ってないデバ
イスと比較して示す。ここに記載する水素化の大部分は
プラズマサーム（Plasma Therm）ＰＴ−73として商業的
に入手できる平行プレート反応器内で行ったが、任意の
適当なプラズマ装置を使用することができる。水素化の
機構を求めるためにここに記載した水素化のすべてでは
ないが大部分はプラズマサーム730 内で行った。
【００１０】上述のように、長時間を要する従来技術の
方法の問題点を回避するために、本発明者等は新規なプ
ラズマ水素化方法を開発した。この新規な方法は２工程
から成る。第１工程では、プラズマ水素化を高温（好ま
しくは 435℃以上) で行う。第２工程では、水素プラズ
マを締め出すことなく、温度を上述の高温からこれより
低い温度（好ましくは 325℃) に下げる。
方法の問題点を回避するために、本発明者等は新規なプ
ラズマ水素化方法を開発した。この新規な方法は２工程
から成る。第１工程では、プラズマ水素化を高温（好ま
しくは 435℃以上) で行う。第２工程では、水素プラズ
マを締め出すことなく、温度を上述の高温からこれより
低い温度（好ましくは 325℃) に下げる。
【００１１】高温を使用する工程はポリシリコン層２中
への水素の拡散を増大させ、全デバイスの水素化を迅速
に進行させる。水素プラズマの存在による脱水素化は起
らない。第２工程では、水素プラズマをなお存在させな
がら、温度を、水素プラズマが締め出された後でも脱水
素化が起り得ないレベル（例えば、325 ℃) に下げる。
への水素の拡散を増大させ、全デバイスの水素化を迅速
に進行させる。水素プラズマの存在による脱水素化は起
らない。第２工程では、水素プラズマをなお存在させな
がら、温度を、水素プラズマが締め出された後でも脱水
素化が起り得ないレベル（例えば、325 ℃) に下げる。
【００１２】この２工程Ｈi ／Ｌo 法をプラズマサーム
ＰＴ−73平行プレート反応器内で実施し、この際次のパ
ラメータを使用した。 500 ワット (α) 13.56 MHz 110 mTorr の圧力 45 sccm の水素 435 ℃で30分間、次いで 435℃から325 ℃に冷却して30
分間 全時間＝60分
ＰＴ−73平行プレート反応器内で実施し、この際次のパ
ラメータを使用した。 500 ワット (α) 13.56 MHz 110 mTorr の圧力 45 sccm の水素 435 ℃で30分間、次いで 435℃から325 ℃に冷却して30
分間 全時間＝60分
【００１３】この２工程Ｈi ／Ｌo 法を１工程（１種の
温度）連続法と比較し、この際温度を除くすべてのプロ
セス パラメータを同じにした。本発明方法のパラメー
タを一連の実験で試験し、図示するグラフを得た。この
実験では図１に示す構造を有する半導体デバイスを製造
し、上述のように水素化し、その特性を試験した。
温度）連続法と比較し、この際温度を除くすべてのプロ
セス パラメータを同じにした。本発明方法のパラメー
タを一連の実験で試験し、図示するグラフを得た。この
実験では図１に示す構造を有する半導体デバイスを製造
し、上述のように水素化し、その特性を試験した。
【００１４】水素化実験はｐ−チヤネルＴＦＴおよびｎ
−チヤネルＴＦＴについて行った。整合性のために、以
下に記載する結果の大部分については、ｐ−チヤネルデ
バイスのみを使用した。しかし、ｎ−チヤネルデバイス
についての実験はその特性が類似していることを示し
た。さらに、適当なプラズマとして、純水素の代りに水
素と窒素および／またはアルゴンとの混合物も使用する
ことができる。
−チヤネルＴＦＴについて行った。整合性のために、以
下に記載する結果の大部分については、ｐ−チヤネルデ
バイスのみを使用した。しかし、ｎ−チヤネルデバイス
についての実験はその特性が類似していることを示し
た。さらに、適当なプラズマとして、純水素の代りに水
素と窒素および／またはアルゴンとの混合物も使用する
ことができる。
【００１５】図示した実験について、図３および図４に
示した実験では、ＴＦＴデバイスを、２工程水素化法(4
35℃Ｈi ／Ｌo, 435℃で30分間に次いで温度を 435℃か
ら 325℃に下げて30分間）および種々の温度（ 250℃,
325 ℃, 375 ℃, 400 ℃および 435℃) で行った種々の
１工程連続水素化法で水素化した。全水素化時間はいず
れの場合にも60分とした。２工程水素化法では、いずれ
の１工程水素化法におけるより優れたデバイス特性が得
られた。
示した実験では、ＴＦＴデバイスを、２工程水素化法(4
35℃Ｈi ／Ｌo, 435℃で30分間に次いで温度を 435℃か
ら 325℃に下げて30分間）および種々の温度（ 250℃,
325 ℃, 375 ℃, 400 ℃および 435℃) で行った種々の
１工程連続水素化法で水素化した。全水素化時間はいず
れの場合にも60分とした。２工程水素化法では、いずれ
の１工程水素化法におけるより優れたデバイス特性が得
られた。
【００１６】図５および図６では、ＴＦＴデバイスを２
工程水素化法（ 435℃Ｈi ／Ｌo,435 ℃で15分間に次い
で温度を 435℃から 325℃に下げて15分間) および種々
の温度 ( 250℃、 325℃, 375 ℃, 400 ℃および435
℃) で行った種々の１工程（連続）水素化法で水素化し
た。全水素化時間はいずれの場合にも30分とした。２工
程水素化法では、いずれの１工程水素化法におけるより
優れたテバイス特性が得られた。
工程水素化法（ 435℃Ｈi ／Ｌo,435 ℃で15分間に次い
で温度を 435℃から 325℃に下げて15分間) および種々
の温度 ( 250℃、 325℃, 375 ℃, 400 ℃および435
℃) で行った種々の１工程（連続）水素化法で水素化し
た。全水素化時間はいずれの場合にも30分とした。２工
程水素化法では、いずれの１工程水素化法におけるより
優れたテバイス特性が得られた。
【００１７】図７では、デバイスを２工程水素化法（43
5 ℃Ｈi ／Ｌo 、全時間＝60分) および１工程水素法
（ 325℃連続、５時間）で水素化した。この結果、時間
の短い２工程水素化法が、１工程法を使用した時間の長
い水素化によって得られるデバイスと同等な特性を有す
るデバイスを生成することが分かる。
5 ℃Ｈi ／Ｌo 、全時間＝60分) および１工程水素法
（ 325℃連続、５時間）で水素化した。この結果、時間
の短い２工程水素化法が、１工程法を使用した時間の長
い水素化によって得られるデバイスと同等な特性を有す
るデバイスを生成することが分かる。
【００１８】図８では、デバイスを２工程水素化法（ 4
35℃Ｈi ／Ｌo, 60 分) で水素化し、このデバイスを 4
35℃で15分間窒素アニールした後に測定した。この工程
では、プラズマを締め出し、デバイスを図示した温度に
おいて所定時間反応器内に入れておいた。窒素アニール
によって水素が失われ、デバイスが劣化すにことが分か
る。
35℃Ｈi ／Ｌo, 60 分) で水素化し、このデバイスを 4
35℃で15分間窒素アニールした後に測定した。この工程
では、プラズマを締め出し、デバイスを図示した温度に
おいて所定時間反応器内に入れておいた。窒素アニール
によって水素が失われ、デバイスが劣化すにことが分か
る。
【００１９】図３〜６に示す実験結果から、水素化時間
を一定とすると、本発明に係る２工程水素化法の場合に
決定的に良好な結果が得られることが、明瞭に分かる。
図７に示す結果は、本発明に係る短時間（１時間）の２
工程水素化法の場合には、325 ℃において長い水素化時
間（５時間）の１工程連続法によって得られるデバイス
と同等の特性を有するデバイスが得られることを示す。
を一定とすると、本発明に係る２工程水素化法の場合に
決定的に良好な結果が得られることが、明瞭に分かる。
図７に示す結果は、本発明に係る短時間（１時間）の２
工程水素化法の場合には、325 ℃において長い水素化時
間（５時間）の１工程連続法によって得られるデバイス
と同等の特性を有するデバイスが得られることを示す。
【００２０】図８および図９に示す結果は、窒素雰囲気
中で 435℃においてアニールすると、水素が失われるた
めデバイスが劣化することを示す。これは、脱水素化を
防止するには、２工程水素法の第２工程（温度を下げ、
水素プラズマがなお存在している条件下）が必要である
ことを示す。本発明に係る２工程プラズマ水素化法の機
構および速度論を十分に評価するために、いくつかの実
験を連続法として実施し、その結果を図にプロットして
示した。
中で 435℃においてアニールすると、水素が失われるた
めデバイスが劣化することを示す。これは、脱水素化を
防止するには、２工程水素法の第２工程（温度を下げ、
水素プラズマがなお存在している条件下）が必要である
ことを示す。本発明に係る２工程プラズマ水素化法の機
構および速度論を十分に評価するために、いくつかの実
験を連続法として実施し、その結果を図にプロットして
示した。
【００２１】水素化時間の影響 図１２は、一定の電力、温度、ガス流量および周波数に
おいて、種々の時間にわたって水素化を行った5000Åチ
ヤネルポリシリコン層を有する 32 μm ／32μm デバイ
スにおける、ゲート電圧によるドレイン電流の変動をプ
ロットしたものである。これらのデバイスは、−５Ｖの
ドレイン電圧において試験し 275℃の連続温度、500 Ｗ
の電力設定値、150sccm の水素流量、13.5MHz および10
0mTorrにおいて水素化した。データは、デバイス特性
（「オフ」電流、閾値下の傾斜（subthreshold slope)
および「オン」電流) が水素化時間のうちの最初の60分
間の間に急激に改善されるが、その後さらなる改善がほ
とんど認められないことを示す。また、分子状水素中
(プラズマの不存在下) で 275℃でアニールした場合
に、影響が認められるかどうかを確かめるために実験を
行った。プラズマの不存在下ではデバイス特性に及ぼす
影響は認められなかった。これは、ポリシリコンを不活
性化するには活性水素原子が必要であることを示す。
おいて、種々の時間にわたって水素化を行った5000Åチ
ヤネルポリシリコン層を有する 32 μm ／32μm デバイ
スにおける、ゲート電圧によるドレイン電流の変動をプ
ロットしたものである。これらのデバイスは、−５Ｖの
ドレイン電圧において試験し 275℃の連続温度、500 Ｗ
の電力設定値、150sccm の水素流量、13.5MHz および10
0mTorrにおいて水素化した。データは、デバイス特性
（「オフ」電流、閾値下の傾斜（subthreshold slope)
および「オン」電流) が水素化時間のうちの最初の60分
間の間に急激に改善されるが、その後さらなる改善がほ
とんど認められないことを示す。また、分子状水素中
(プラズマの不存在下) で 275℃でアニールした場合
に、影響が認められるかどうかを確かめるために実験を
行った。プラズマの不存在下ではデバイス特性に及ぼす
影響は認められなかった。これは、ポリシリコンを不活
性化するには活性水素原子が必要であることを示す。
【００２２】ポリシリコン層の厚さの影響 厚さ5000Åのチヤネルポリシリコン層 (製造後) を有す
るＴＦＴおよび厚さ1000Åのチヤネルポリシリコン層を
有するＴＦＴを使用して実験を行った。処理条件は図１
２について示した条件と同じとした。図１３は、厚さ 5
00Åおよび1000Åのチヤネルポリシリコン層を有する１
時間水素化を行ったデバイスの場合のゲート電圧に対す
るドレイン電流の変動をプロットしたものである。厚さ
500Åのポリシリコン層を有するＴＦＴの特性が厚さ10
00Åのポリシリコン層を有するＴＦＴより著しく良好で
あることが明らかである。図１４は５時間水素化した後
の結果を示す。この場合には、厚さ 500Åおよび厚さ10
00Åのポリシリコン層を有するＴＦＴの特性は同等であ
る。従って、図１３および図１４から、チヤネルポリシ
リコン層の厚さが薄いＴＦＴはチヤネルポリシリコン層
の厚さが厚いＴＦＴより速やかに水素化されることが分
かる。
るＴＦＴおよび厚さ1000Åのチヤネルポリシリコン層を
有するＴＦＴを使用して実験を行った。処理条件は図１
２について示した条件と同じとした。図１３は、厚さ 5
00Åおよび1000Åのチヤネルポリシリコン層を有する１
時間水素化を行ったデバイスの場合のゲート電圧に対す
るドレイン電流の変動をプロットしたものである。厚さ
500Åのポリシリコン層を有するＴＦＴの特性が厚さ10
00Åのポリシリコン層を有するＴＦＴより著しく良好で
あることが明らかである。図１４は５時間水素化した後
の結果を示す。この場合には、厚さ 500Åおよび厚さ10
00Åのポリシリコン層を有するＴＦＴの特性は同等であ
る。従って、図１３および図１４から、チヤネルポリシ
リコン層の厚さが薄いＴＦＴはチヤネルポリシリコン層
の厚さが厚いＴＦＴより速やかに水素化されることが分
かる。
【００２３】デバイスの大きさの影響 上述の実験では、すべての実験を大形（32μm ／32μm
) デバイスについて行った。今回の実験では、水素化
の程度およびその結果として得られるデバイス特性に及
ぼすデバイスの大きさの影響を調べる。プロセスパラメ
ータは図１２について示したものと同じとした。図１５
では、種々の幅／チヤネル長さ（12μm ／12μm 、32μ
m ／32μm および50μm ／50μm ) を有する１時間水素
化を行ったＴＦＴのデバイス特性を比較する。すべての
ＴＦＴは厚さ1000Åのポリシリコン層を使用して製造し
た。
) デバイスについて行った。今回の実験では、水素化
の程度およびその結果として得られるデバイス特性に及
ぼすデバイスの大きさの影響を調べる。プロセスパラメ
ータは図１２について示したものと同じとした。図１５
では、種々の幅／チヤネル長さ（12μm ／12μm 、32μ
m ／32μm および50μm ／50μm ) を有する１時間水素
化を行ったＴＦＴのデバイス特性を比較する。すべての
ＴＦＴは厚さ1000Åのポリシリコン層を使用して製造し
た。
【００２４】この図１５から、３個のデバイスのすべて
において幅対長さの比は１であるが、最小寸法のデバイ
スが著しく良好な特性を示すことが分る。しかし、デバ
イスを５時間水素化した場合（図１６）には、漏洩電流
を除くＴＦＴ特性はデバイスの寸法とはほとんど無関係
である。図１５および図１６から、小形デバイスは大形
デバイスより速やかに水素化されると結論することがで
きる。また、厚さの薄い（500 Å) ポリシリコン層を使
用して製造したＴＦＴも同様な影響を受けることを示
し、小形デバイスは大形デバイスより速やかに水素化さ
れることを示す。
において幅対長さの比は１であるが、最小寸法のデバイ
スが著しく良好な特性を示すことが分る。しかし、デバ
イスを５時間水素化した場合（図１６）には、漏洩電流
を除くＴＦＴ特性はデバイスの寸法とはほとんど無関係
である。図１５および図１６から、小形デバイスは大形
デバイスより速やかに水素化されると結論することがで
きる。また、厚さの薄い（500 Å) ポリシリコン層を使
用して製造したＴＦＴも同様な影響を受けることを示
し、小形デバイスは大形デバイスより速やかに水素化さ
れることを示す。
【００２５】チヤネルポリシリコン層への水素の移動機
構 前に示したデータを調べてチヤネルポリシリコン層への
水素の移動機構を追求した。図１７は可能性のある通路
を示す。いずれかの理論に限定しようとするものではな
いが、小形デバイスは大形デバイスより速やかに水素化
されるので、通路Ａ（ポリシリコンゲートを通過）は除
外することができる。単結晶シリコン内における原子状
水素の拡散に関する文献には、広範囲の値（350 ℃にお
いて10-6〜10-2cm2 ／s)が報告されている。例えば、エ
ス. ジェイ. パーソン等の報文「結晶質半導体中の水
素」「アプライド・フィジークス (Appl, Phys.) ,Ａ，
第43巻、1987, 第153 頁」参照のこと。多結晶シリコン
中では、拡散率はより大きいと予測されるが、ポリシリ
コンはかなり多量の水素を吸収するので、水素が厚いポ
リシリコンゲート層を通過できないことは驚くことでは
ない。
構 前に示したデータを調べてチヤネルポリシリコン層への
水素の移動機構を追求した。図１７は可能性のある通路
を示す。いずれかの理論に限定しようとするものではな
いが、小形デバイスは大形デバイスより速やかに水素化
されるので、通路Ａ（ポリシリコンゲートを通過）は除
外することができる。単結晶シリコン内における原子状
水素の拡散に関する文献には、広範囲の値（350 ℃にお
いて10-6〜10-2cm2 ／s)が報告されている。例えば、エ
ス. ジェイ. パーソン等の報文「結晶質半導体中の水
素」「アプライド・フィジークス (Appl, Phys.) ,Ａ，
第43巻、1987, 第153 頁」参照のこと。多結晶シリコン
中では、拡散率はより大きいと予測されるが、ポリシリ
コンはかなり多量の水素を吸収するので、水素が厚いポ
リシリコンゲート層を通過できないことは驚くことでは
ない。
【００２６】水素がポリシリコンゲートを迂回して、チ
ヤネルポリシリコン層（通路Ｂ）を通るか、あるいは石
英基板（通路Ｃ）を通るか、あるいはゲート酸化物層
（通路Ｄ）を通る。しかし、薄いデバイスは厚いデバイ
スより速やかに水素化されるので、通路Ｂも可能性のあ
る拡散通路としては除外することができ、その理由は水
素が入ることのできる通路Ｂの面積がポリシリコン層の
厚さに比例し、ポリシリコン層の厚さが水素化を必要と
するポリシリコン層の容積増加（これも厚さに比例す
る）によって相殺されるからである。さらに、水素は
0.5μm ポリシリコンゲート（通路Ａ）を通過できない
ので、水素が数ミクロンのチヤネルポリシリコン層（通
路Ｂ）を通過することはありそうもない。従って、水素
は通路ＣおよびＤの一方または両方のみを通ることがで
きると思われる。
ヤネルポリシリコン層（通路Ｂ）を通るか、あるいは石
英基板（通路Ｃ）を通るか、あるいはゲート酸化物層
（通路Ｄ）を通る。しかし、薄いデバイスは厚いデバイ
スより速やかに水素化されるので、通路Ｂも可能性のあ
る拡散通路としては除外することができ、その理由は水
素が入ることのできる通路Ｂの面積がポリシリコン層の
厚さに比例し、ポリシリコン層の厚さが水素化を必要と
するポリシリコン層の容積増加（これも厚さに比例す
る）によって相殺されるからである。さらに、水素は
0.5μm ポリシリコンゲート（通路Ａ）を通過できない
ので、水素が数ミクロンのチヤネルポリシリコン層（通
路Ｂ）を通過することはありそうもない。従って、水素
は通路ＣおよびＤの一方または両方のみを通ることがで
きると思われる。
【００２７】通路Ｃでは、水素はソース領域またはドレ
イン領域における薄いポリシリコン層を必ずしも通過す
る必要はなく、水素はソース領域またはドレイン領域の
ポリシリコン層の側面に沿って進んで石英基板中に入
る。ゲート酸化物層と石英基板とは本質的に同じ材料
（二酸化ケイ素）であるので、水素の拡散率は両者にお
いて同じである筈である。しかし、水素原子の流れがゲ
ート酸化物に入る際に通る断面積は、水素が拡散する際
に通る必要のある数ミクロンの長さと比較して僅かに10
00Åにすぎないゲート酸化物層の厚さによって制約され
る。しかし、石英基板は比較的厚い (550 μm ) ので、
その厚さが水素の拡散を制約する筈はない。従って、通
路Ｃは可能性の最も大きい水素の拡散通路（すなわち、
抵抗の最も小さい通路）であると思われる。
イン領域における薄いポリシリコン層を必ずしも通過す
る必要はなく、水素はソース領域またはドレイン領域の
ポリシリコン層の側面に沿って進んで石英基板中に入
る。ゲート酸化物層と石英基板とは本質的に同じ材料
（二酸化ケイ素）であるので、水素の拡散率は両者にお
いて同じである筈である。しかし、水素原子の流れがゲ
ート酸化物に入る際に通る断面積は、水素が拡散する際
に通る必要のある数ミクロンの長さと比較して僅かに10
00Åにすぎないゲート酸化物層の厚さによって制約され
る。しかし、石英基板は比較的厚い (550 μm ) ので、
その厚さが水素の拡散を制約する筈はない。従って、通
路Ｃは可能性の最も大きい水素の拡散通路（すなわち、
抵抗の最も小さい通路）であると思われる。
【００２８】上述の仮説によれば、石英内を通る水素原
子の拡散がポリシリコン層の水素化を制御する。この理
論を試験するために、ＴＦＴの製造に先立って、石英表
面上に厚さ1000Åの窒化ケイ素層に次いで厚さ2000Åの
LPCVD酸化物層を堆積させた。窒化ケイ素層は拡散障壁
としての性質がよく知られているので、石英中への水素
の拡散を妨害する筈である。窒化ケイ素層の頂面上に厚
さ2000ÅのＬＴＯ層をエッチングストッパーとして使用
すると、下側の窒化ケイ素層はチヤネルポリシリコン層
を画成（エッチング）する間にエッチングされない。次
いで、このＴＦＴのほかに対照試料（石英の頂面上に窒
化ケイ素層を設けてないＴＦＴ）を水素化した。
子の拡散がポリシリコン層の水素化を制御する。この理
論を試験するために、ＴＦＴの製造に先立って、石英表
面上に厚さ1000Åの窒化ケイ素層に次いで厚さ2000Åの
LPCVD酸化物層を堆積させた。窒化ケイ素層は拡散障壁
としての性質がよく知られているので、石英中への水素
の拡散を妨害する筈である。窒化ケイ素層の頂面上に厚
さ2000ÅのＬＴＯ層をエッチングストッパーとして使用
すると、下側の窒化ケイ素層はチヤネルポリシリコン層
を画成（エッチング）する間にエッチングされない。次
いで、このＴＦＴのほかに対照試料（石英の頂面上に窒
化ケイ素層を設けてないＴＦＴ）を水素化した。
【００２９】処理条件は図１２における条件と同じとし
た。図１８に結果を示す。石英の頂面上に窒化ケイ素層
を有する試料のデバイス特性は、水素化の影響がほとん
どないことを示し、対照試料（窒化ケイ素なし）より著
しく劣ることが分る。これは、石英内を通る水素の拡散
が、石英上のポリシリコンＴＦＴの水素化プロセスにお
ける律速段階であるという本発明者等の仮設を確認する
ものであるが、金属層を除去して酸化物層内を通ってデ
バイスを水素化することも可能である。
た。図１８に結果を示す。石英の頂面上に窒化ケイ素層
を有する試料のデバイス特性は、水素化の影響がほとん
どないことを示し、対照試料（窒化ケイ素なし）より著
しく劣ることが分る。これは、石英内を通る水素の拡散
が、石英上のポリシリコンＴＦＴの水素化プロセスにお
ける律速段階であるという本発明者等の仮設を確認する
ものであるが、金属層を除去して酸化物層内を通ってデ
バイスを水素化することも可能である。
【００３０】石英内を通る水素の拡散が律速段階である
ことを確かめるために、同じ条件下に別の実験を行っ
た。この実験では、種々の厚さの石英片をデバイスウエ
ハの頂面上に載置し、次いで全石英片について同じプロ
セスパラメータを使用してプラズマ水素化を行った。図
１９に結果を示す。明らかに、水素化の程度は水素が石
英内を拡散する程度によって左右される。図１９と図１
５（水素化に及ぼすデバイスの大きさの影響を示す）と
を比較すると、上述の仮説が一層強められる。
ことを確かめるために、同じ条件下に別の実験を行っ
た。この実験では、種々の厚さの石英片をデバイスウエ
ハの頂面上に載置し、次いで全石英片について同じプロ
セスパラメータを使用してプラズマ水素化を行った。図
１９に結果を示す。明らかに、水素化の程度は水素が石
英内を拡散する程度によって左右される。図１９と図１
５（水素化に及ぼすデバイスの大きさの影響を示す）と
を比較すると、上述の仮説が一層強められる。
【００３１】他の実験では、標準連続水素化法を、325
℃, 500 Ｗ，13.56 MHz, 105〜110mTorr および 45 〜5
0 sccm の水素流量において実施した。所定のウエハ内
における連続水素化の均一性が変化すること、これはお
そらくガスの流れの異なるパターンおよび／または水素
化中に生じるウエハ表面上のスパッター堆積物の不均一
性の結果と考えられることが分った。水素化サイクルの
中間点で試料を180 °回転させることにより、スパッタ
ー堆積物が比較的均一になり、デバイス特性が極めて均
一になることが分った。連続法とは異なり、本発明に係
るＨi ／Ｌo 処理では、ウエハの回転の有無にかかわら
ず、極めて均一な水素化ＴＦＴが生成することが分っ
た。500 個以上のトランジスタについて行った電気的測
定値は一定であった。
℃, 500 Ｗ，13.56 MHz, 105〜110mTorr および 45 〜5
0 sccm の水素流量において実施した。所定のウエハ内
における連続水素化の均一性が変化すること、これはお
そらくガスの流れの異なるパターンおよび／または水素
化中に生じるウエハ表面上のスパッター堆積物の不均一
性の結果と考えられることが分った。水素化サイクルの
中間点で試料を180 °回転させることにより、スパッタ
ー堆積物が比較的均一になり、デバイス特性が極めて均
一になることが分った。連続法とは異なり、本発明に係
るＨi ／Ｌo 処理では、ウエハの回転の有無にかかわら
ず、極めて均一な水素化ＴＦＴが生成することが分っ
た。500 個以上のトランジスタについて行った電気的測
定値は一定であった。
【００３２】同じ条件下に行った別の一連の実験では、
ポリシリコンバックライト遮蔽材および／または天然も
しくは合成の石英基板を有するＴＦＴアレイは、普通６
〜９時間の水素化時間を必要とした。しかし、本発明方
法によれば、デバイスを水素化するのがこのように困難
な上述の処理方法を改善することもできる。これは図１
０および図１１に示す結果に示されており、これらの結
果において、500 Ｗ，13.56 MHz , 110 mTorr , 45 scc
m の水素を使用し、435 ℃に次いで温度を325℃に冷却
して30分間とした場合に、バックライト遮蔽材を有する
このようなデバイスを4.5 時間および 6.5時間処理して
優れた結果を得た（図１０の(a) および(b) 参照) 。
ポリシリコンバックライト遮蔽材および／または天然も
しくは合成の石英基板を有するＴＦＴアレイは、普通６
〜９時間の水素化時間を必要とした。しかし、本発明方
法によれば、デバイスを水素化するのがこのように困難
な上述の処理方法を改善することもできる。これは図１
０および図１１に示す結果に示されており、これらの結
果において、500 Ｗ，13.56 MHz , 110 mTorr , 45 scc
m の水素を使用し、435 ℃に次いで温度を325℃に冷却
して30分間とした場合に、バックライト遮蔽材を有する
このようなデバイスを4.5 時間および 6.5時間処理して
優れた結果を得た（図１０の(a) および(b) 参照) 。
【００３３】これに対し、１工程連続法によって水素化
した同様なデバイスでは、同様な結果を得るのに８時間
を要した。バックライト遮蔽材を有するデバイス、すな
わち通常基板内の拡散を妨害して水素をポリシリコン層
中に導く通路（パイプの通路と類似したもの）に沿って
拡散させるのに必要な遮蔽材が基板とポリシリコン層と
の間に設けられているデバイスを迅速に水素化すること
は、特に重要なことで、プロセスに大きな融通性および
適合性を与え、このプロセスを種々の用途に使用するの
に適したものとする。
した同様なデバイスでは、同様な結果を得るのに８時間
を要した。バックライト遮蔽材を有するデバイス、すな
わち通常基板内の拡散を妨害して水素をポリシリコン層
中に導く通路（パイプの通路と類似したもの）に沿って
拡散させるのに必要な遮蔽材が基板とポリシリコン層と
の間に設けられているデバイスを迅速に水素化すること
は、特に重要なことで、プロセスに大きな融通性および
適合性を与え、このプロセスを種々の用途に使用するの
に適したものとする。
【００３４】上述の説明では、例示のために特定の時間
および温度を記載したが、本発明はこれらの特定の温度
−時間の関係に限定されるものではなく、それは主とし
て入手可能なプラズマ発生装置に応じてより高い温度お
よびより短い時間でより迅速な水素化を達成することが
できるからである。
および温度を記載したが、本発明はこれらの特定の温度
−時間の関係に限定されるものではなく、それは主とし
て入手可能なプラズマ発生装置に応じてより高い温度お
よびより短い時間でより迅速な水素化を達成することが
できるからである。
【図１】本発明方法によって製造されるＴＦＴの要部の
断面図である。
断面図である。
【図２】水素化ポリシリコンＴＦＴおよび水素化してな
いポリシリコンＴＦＴのドレイン電流（対数目盛）とゲ
ート電圧との関係を示すグラフである。
いポリシリコンＴＦＴのドレイン電流（対数目盛）とゲ
ート電圧との関係を示すグラフである。
【図３】本発明方法によって製造したＴＦＴおよび種々
の温度において従来の１工程法によって製造したＴＦＴ
のドレイン電流（対数目盛）とゲート電圧との関係を示
すグラフの第１の例である。
の温度において従来の１工程法によって製造したＴＦＴ
のドレイン電流（対数目盛）とゲート電圧との関係を示
すグラフの第１の例である。
【図４】図３において対数目盛で示したドレイン電流を
線形目盛で示した点を除き、図３と同じグラフである。
線形目盛で示した点を除き、図３と同じグラフである。
【図５】本発明方法によって製造したＴＦＴおよび種々
の温度において従来の１工程法によって製造したＴＦＴ
のドレイン電流（対数目盛）とゲート電圧との関係を示
すグラフの第２の例である。
の温度において従来の１工程法によって製造したＴＦＴ
のドレイン電流（対数目盛）とゲート電圧との関係を示
すグラフの第２の例である。
【図６】図５において対数目盛で示したドレイン電流を
線形目盛で示した点を除き、図５と同じグラフである。
線形目盛で示した点を除き、図５と同じグラフである。
【図７】本発明方法によって製造したＴＦＴおよび従来
の１工程法によって製造したＴＦＴのドレイン電流（対
数目盛）とゲート電圧との関係を示すグラフの第３の例
である。
の１工程法によって製造したＴＦＴのドレイン電流（対
数目盛）とゲート電圧との関係を示すグラフの第３の例
である。
【図８】本発明方法によって製造したＴＦＴの窒素雰囲
気中のアニール前後におけるドレイン電流（対数目盛）
とゲート電圧との関係を示すグラフである。
気中のアニール前後におけるドレイン電流（対数目盛）
とゲート電圧との関係を示すグラフである。
【図９】図８において対数目盛で示したドレイン電流を
線形目盛で示した点を除き、図８と同じグラフである。
線形目盛で示した点を除き、図８と同じグラフである。
【図１０】(a) は、本発明方法において水素化時間を
4.5時間として製造したバックライト遮蔽材を有するデ
バイスのドレイン電流（対数目盛）とゲート電圧との関
係を示すグラフである。(b) は、水素化時間を 6.5時間
とした場合の(a) と同様なグラフである。
4.5時間として製造したバックライト遮蔽材を有するデ
バイスのドレイン電流（対数目盛）とゲート電圧との関
係を示すグラフである。(b) は、水素化時間を 6.5時間
とした場合の(a) と同様なグラフである。
【図１１】従来の１工程連続法によって製造したバック
ライト遮蔽材を有するデバイスのドレイン電流（対数目
盛）とゲート電圧との関係も示すグラフである。
ライト遮蔽材を有するデバイスのドレイン電流（対数目
盛）とゲート電圧との関係も示すグラフである。
【図１２】5000Åチヤネルポリシリコン層を有する 32
μm ／32μm ＴＦＴのデバイス特性に及ぼす連続法にお
ける水素化時間の影響を示すグラフである。
μm ／32μm ＴＦＴのデバイス特性に及ぼす連続法にお
ける水素化時間の影響を示すグラフである。
【図１３】連続法においてプラズマ水素化を１時間行っ
た後のＴＦＴのデバイス特性を、500 Åポリシリコン層
を有するＴＦＴと 1000 Åポリシリコン層を有するＴＦ
Ｔとについて比較して示すグラフである。
た後のＴＦＴのデバイス特性を、500 Åポリシリコン層
を有するＴＦＴと 1000 Åポリシリコン層を有するＴＦ
Ｔとについて比較して示すグラフである。
【図１４】図１３においてプラズマ水素化を５時間行っ
た点を除き、図１３と同様なグラフである。
た点を除き、図１３と同様なグラフである。
【図１５】連続法において１時間水素化した後におけ
る、チヤネルポリシリコン層の厚さ1000Å、デバイスの
大きさ 12 μm ／12μm 、32μm ／32μm および 50 μ
m ／50μm のＴＦＴのデバイス特性に及ぼすデバイスの
大きさの影響を示すグラフである。
る、チヤネルポリシリコン層の厚さ1000Å、デバイスの
大きさ 12 μm ／12μm 、32μm ／32μm および 50 μ
m ／50μm のＴＦＴのデバイス特性に及ぼすデバイスの
大きさの影響を示すグラフである。
【図１６】図１５において５時間水素化した点を除き、
図１５と同様なグラフである。
図１５と同様なグラフである。
【図１７】水素がチヤネルポリシリコン層に移動する際
の可能性のある通路を示す説明図である。
の可能性のある通路を示す説明図である。
【図１８】石英基板上に設けられた1000Åチヤネルポリ
シリコン層を有する 32 μm ／32μm ＴＦＴのデバイス
特性を、石英基板が窒化物コーティングを有する場合と
該コーティングを有していない場合とについて比較して
示すグラフである。
シリコン層を有する 32 μm ／32μm ＴＦＴのデバイス
特性を、石英基板が窒化物コーティングを有する場合と
該コーティングを有していない場合とについて比較して
示すグラフである。
【図１９】ＴＦＴの頂面上に設けた石英層のデバイス特
性に及ぼす影響を示すグラフである。
性に及ぼす影響を示すグラフである。
【図２０】厚さ1000Åのチヤネルポリシリコン層を有し
275℃において１工程法で水素化された 32 μm ／32μ
m デバイスにおける閾値下傾斜と水素化時間との関係を
示すグラフである。
275℃において１工程法で水素化された 32 μm ／32μ
m デバイスにおける閾値下傾斜と水素化時間との関係を
示すグラフである。
【図２１】全水素化時間をいずれの場合にも60分とし、
本発明方法 (435 ℃, Ｈi ／Ｌo,435℃で30分に次いで
温度を 435℃から 325℃に下げて30分) によって製造し
たＴＦＴおよび種々の温度で (250 ℃, 325 ℃, 400 ℃
および 435℃) で行った従来の１工程水素化法によって
製造したＴＦＴのドレイン電流（対数目盛）とゲート電
圧との関係を示すグラフである。
本発明方法 (435 ℃, Ｈi ／Ｌo,435℃で30分に次いで
温度を 435℃から 325℃に下げて30分) によって製造し
たＴＦＴおよび種々の温度で (250 ℃, 325 ℃, 400 ℃
および 435℃) で行った従来の１工程水素化法によって
製造したＴＦＴのドレイン電流（対数目盛）とゲート電
圧との関係を示すグラフである。
【図２２】図２１について対数目盛で示したドレイン電
流を線形目盛で示した点を除き、図２１と同じグラフで
ある。
流を線形目盛で示した点を除き、図２１と同じグラフで
ある。
１ 石英基板（本体） ２ ポリシリコン層 ３ ゲート酸化物層（絶縁層） ４ ポリゲート（ポリシリコンゲート） ５ ソース領域 ６ ドレイン領域 ７ 誘電体層 ８ 接点ホール ９ アルミニウム 10 ポリシリコン MOSFET （ポリシリコンＴＦＴ）
フロントページの続き (72)発明者 バーバラ ロッシ アメリカ合衆国 ニューヨーク州 10579 −9796 プサム バレー ノブヒル 14 (72)発明者 ユーデイ ミトラ アメリカ合衆国 カリフォルニア州 95131 サン ノゼ ウイストン シーテ ィー 1007
Claims (5)
- 【請求項１】 本体の主表面上にポリシリコン層を堆積
およびパターン化し、次いで前記ポリシリコン層に絶縁
層を形成し、水素プラズマ・加熱処理を行ってポリシリ
コン粒子境界および界面トラップを不活性化することに
より半導体デバイスを製造するに当り、 前記水素プラズマ・加熱処理を２工程で行い、 第１工程では、前記水素プラズマからポリシリコン層中
への原子状水素の内部拡散を、ポリシリコン層からの水
素の実質的な外部拡散が起る温度で行い、 第２工程では、前記水素プラズマを維持しながら前記本
体をポリシリコン層からの水素の外部拡散が実質的に回
避される温度に冷却することを特徴とする半導体デバイ
スの製造方法。 - 【請求項２】 第１工程を、前記水素の内部拡散と外部
拡散との実質的な平衡が達成されるのに十分な時間の間
行うことを特徴とする請求項１記載の方法。 - 【請求項３】 第１工程を約 400℃〜約 800℃の範囲の
温度で行い、第２工程では前記本体を約 250℃〜約 375
℃の範囲の温度に冷却することを特徴とする請求項１ま
たは２記載の方法。 - 【請求項４】 第１工程を約 435℃の温度で約30分以下
の時間にわたって行い、第２工程では前記本体を約 325
℃の温度に約30分以下の時間にわたって冷却することを
特徴とする請求項３記載の方法。 - 【請求項５】 半導体デバイスがポリシリコン薄膜トラ
ンジスタであることを特徴とする請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/842,854 US5250444A (en) | 1992-02-21 | 1992-02-21 | Rapid plasma hydrogenation process for polysilicon MOSFETs |
| US07/842854 | 1992-02-21 |
Publications (2)
| Publication Number | Publication Date |
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| JPH065612A true JPH065612A (ja) | 1994-01-14 |
| JPH0785474B2 JPH0785474B2 (ja) | 1995-09-13 |
Family
ID=25288409
Family Applications (1)
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Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5250444A (ja) |
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| JP (1) | JPH0785474B2 (ja) |
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| DE (1) | DE69319759T2 (ja) |
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| JP2677167B2 (ja) * | 1993-07-08 | 1997-11-17 | 日本電気株式会社 | 駆動回路内蔵型液晶表示装置の製造方法 |
| KR100333153B1 (ko) * | 1993-09-07 | 2002-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
| JP2536426B2 (ja) * | 1993-09-21 | 1996-09-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07109573A (ja) * | 1993-10-12 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | ガラス基板および加熱処理方法 |
| KR100275715B1 (ko) * | 1993-12-28 | 2000-12-15 | 윤종용 | 수소화 효과 증대를 위한 반도체 소자의 제조 방법 |
| US5635408A (en) * | 1994-04-28 | 1997-06-03 | Canon Kabushiki Kaisha | Method of producing a semiconductor device |
| US5508227A (en) * | 1994-06-08 | 1996-04-16 | Northeastern University | Plasma ion implantation hydrogenation process utilizing voltage pulse applied to substrate |
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| US7446023B2 (en) * | 2004-03-15 | 2008-11-04 | Sharp Laboratories Of America, Inc. | High-density plasma hydrogenation |
| US8039051B2 (en) | 2005-06-03 | 2011-10-18 | Csg Solar Ag | Method and apparatus for hydrogenation of thin film silicon on glass |
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|---|---|---|---|---|
| US4113514A (en) * | 1978-01-16 | 1978-09-12 | Rca Corporation | Method of passivating a semiconductor device by treatment with atomic hydrogen |
| FR2461359A1 (fr) * | 1979-07-06 | 1981-01-30 | Commissariat Energie Atomique | Procede et appareil d'hydrogenation de dispositifs a semi-conducteurs |
| US4315782A (en) * | 1980-07-21 | 1982-02-16 | Rca Corporation | Method of making semiconductor device with passivated rectifying junctions having hydrogenated amorphous regions |
| GB2140202A (en) * | 1983-05-16 | 1984-11-21 | Philips Electronic Associated | Methods of manufacturing semiconductor devices |
| JPH0687503B2 (ja) * | 1987-03-11 | 1994-11-02 | 株式会社日立製作所 | 薄膜半導体装置 |
| JPS6445172A (en) * | 1987-08-13 | 1989-02-17 | Seiko Epson Corp | Hydrogen plasma treatment of polycrystalline silicon thin film transistor |
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-
1992
- 1992-02-21 US US07/842,854 patent/US5250444A/en not_active Expired - Fee Related
-
1993
- 1993-02-15 DE DE69319759T patent/DE69319759T2/de not_active Expired - Fee Related
- 1993-02-15 EP EP93200405A patent/EP0556912B1/en not_active Expired - Lifetime
- 1993-02-18 JP JP5029073A patent/JPH0785474B2/ja not_active Expired - Lifetime
- 1993-02-18 KR KR1019930002263A patent/KR930018648A/ko active IP Right Grant
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| US5250444A (en) | 1993-10-05 |
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| EP0556912A2 (en) | 1993-08-25 |
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