JPH0653813A - 大ダイナミック電流と小スタティック電流のための二重しきい値電圧を有するｔｔｌからｃｍｏｓへ移行する入力バッファー回路 - Google Patents

大ダイナミック電流と小スタティック電流のための二重しきい値電圧を有するｔｔｌからｃｍｏｓへ移行する入力バッファー回路

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JPH0653813A
JPH0653813A JP5080015A JP8001593A JPH0653813A JP H0653813 A JPH0653813 A JP H0653813A JP 5080015 A JP5080015 A JP 5080015A JP 8001593 A JP8001593 A JP 8001593A JP H0653813 A JPH0653813 A JP H0653813A
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Abstract

(57)【要約】 （修正有） 【目的】高速かつ低消費電力のためのＴＴＬからＣＭＯ
Ｓへ移行する入力バッファー回路を提供する。 【構成】入力バッファー回路は、入力Ｖに接続されたゲ
ート制御ノードをもつ拡大されたプルアップ回路Ｐ１
と、プルダウン回路Ｎ１をもって拡大された第一ステー
ジを有する。プルアップ及びプルダウン回路Ｐ１，Ｎ１
は、入力Ｖにおいて二重スイッチしきい値電圧を与え
る。第一ステージ出力プルアップ及びプルダウン回路Ｐ
１Ｒ，Ｐ１Ｌ，Ｎ１Ｌは，比較的低い第一しきい値電圧
レベルでスイッチする。プルアップ強化回路Ｐ１Ｅ，Ｉ
３，Ｉ４は，比較的高い第二しきい値電圧レベルでスイ
ッチする。拡大された第一ステージのプルアップ及びプ
ルダウン回路Ｐ１，Ｎ１は，出力ノードｍ1において高
と低電位レベルの間のデータ信号遷移のための、比較的
低い第一しきい値電圧レベルで、出力ノードｍ1でのダ
イナミック電流をスイッチする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＴＴＬ論理の高及び低
電位レベルデータ信号を受け取るための入力とＣＭＯＳ
論理の高及び低電位レベルデータ信号を伝送するための
出力を持つ新規な入力バッファー回路に関するものであ
る。本発明は、スイッチ速度を増すために、入力でのＨ
Ｌ遷移に応答して中間出力ノードにおけるＬＨ遷移中
に、強化されたダイナミックプルアップ電流を持つ、拡
大された第一ステージを備える。本発明はまた、入力で
の定常高電位レベルデータ信号Ｈの間とそれに対応する
中間出力ノードにおける定常低電位レベルデータ信号Ｌ
の間に、第一ステージを通って流れるプルアップ電流を
制限することによって、スタティック電流ＩCCTを減少
させる。拡大された入力ステージは低いＴＴＬ第一しき
い値電圧レベルにおいてデータ信号電圧レベルをスイッ
チし、また高い特定の第二しきい値電圧レベルで強化プ
ルアップ電流をスイッチする。拡大された第一ステージ
の中でプルアップ電流は並列及び直列に連結された多数
プルアップトランジスタネットワークにより入力から制
御される。二重しきい値入力バッファー回路パラメータ
は回路仕様に従って定め、プログラム可能である。
【０００２】
【従来の技術】第一及び第二ＣＭＯＳインバータステー
ジから成る従来技術である、ＣＭＯＳへ移行するＴＴＬ
入力バッファー回路が図１に示される。第一インバータ
ステージＰ１，Ｎ１は、入力ＶINと中間出力ノードｍ1
の間に接続されている。第二インバータステージＰ２，
Ｎ２は、中間出力ノードｍ1と出力ＶOUTの間に接続され
ている。インバータステージＰ１，Ｎ１及びＰ２，Ｎ２
は、高及び低電位パワーレールＶCCQ及びＧＮＤＱの間
に接続されている。例えば、５．０Ｖの高電位パワーレ
ールＶCCQ及び０Ｖの低電位パワーレールＧＮＤＱがＣ
ＭＯＳ論理の高及び低電位レベルを表している。
【０００３】典型的に２．０Ｖから２．４Ｖが高電位
で、０．４Ｖから０．８Ｖが低電位であるＴＴＬの高及
び低電位データ信号が入力ＶINに与えられる。第一イン
バータステージのＰＭＯＳプルアップトランジスタＰ１
と、ＮＭＯＳプルダウントランジスタＮ１のそれぞれの
チャネル幅の比は入力ＶINにおいて典型的に１．５Ｖの
ＴＴＬスイッチしきい値電圧レベルを備えるように歪ん
でいる。このＴＴＬスイッチしきい値電圧を成し遂げる
ために、チャネル幅の比Ｐ１／Ｎ１は典型的に１／４で
ある。
【０００４】入力ＶINでのＴＴＬ高電位レベルデータ信
号ＨへのＬＨ遷移が、中間出力ノードｍ1において低電
位データ信号Ｌを発生させるために、ＮＭＯＳプルダウ
ントランジスタＮ１を作動させる。しかしながら、ＴＴ
Ｌ高電位信号Ｈは、中間ノードｍ１において定常低電位
データ信号レベルＬの間、Ｐ１およびＮ１を通って流れ
る不必要なスタティック電流またはクローバー（crowba
r)電流ＩCCTを発生させるＰＭＯＳプルアップトランジ
スタＰ１を、完全に停止させるには十分ではない。それ
ゆえトランジスタＰ１はスタティック電流ＩCCTを浪費
している望ましくない電力を満足出来る特殊なレベルに
限定し制限するよう小さいチャネル幅で形成されてい
る。
【０００５】Ｐ１／Ｎ１のチャネル幅の典型値は、例え
ばチャネル長が等しい場合２５μ／１００μである。こ
の歪んだ比及び小サイズのＰ１チャネル幅がスタティッ
ク電流ＩCCTを特殊なレベルに限定している間、中間出
力ノードｍ1での低から高電位へのＬＨ遷移は遅くな
る。データ信号は、中間出力ノードｍ1において０Ｖと
５．０ＶのＣＭＯＳ論理パワーレール電圧レベルに達す
るが、速度の減少と、むだな電力浪費を伴う。
【０００６】中間ノードｍ1は標準的な比の範囲、例え
ば１／１から１／２のチャネル幅を持つように選ばれて
いる第二ＣＭＯＳインバータＰ２，Ｎ２を作動させる。
Ｐ２，Ｎ２のチャネル幅の一例はたとえば、チャネル長
が等しいとして１５０μ／１５０μである。標準的な比
のチャネル幅を持った第二ＣＭＯＳインバータステージ
Ｐ２，Ｎ２は例えば２．５ＶのＣＭＯＳしきい値電圧で
スイッチし、出力ＶOUTにおいてＣＭＯＳ論理への高及
び低電位データ信号の正常な移行を完成させる。ＶOUT
での出力信号は他のＣＭＯＳまたはＢＩＣＭＯＳ回路を
動作させるのに有効である。
【０００７】
【発明が解決しようとする課題】従って、ＴＴＬからＣ
ＭＯＳへ移行する入力バッファー回路の中の、第一イン
バータステージのプルアップトランジスタの、減少した
チャネル幅でのプルアップ電流パス（経路）の制限を解
消することが、本発明の課題である。本発明の目的は入
力でのＨＬ遷移に応じた中間出力ノードのＬＨ遷移中
に、スイッチ速度を増加させるため強化されたダイナミ
ックプルアップ電流を与えることである。
【０００８】同時にもう一つの発明の課題は、中間出力
ノードでの定常低電位データ信号Ｌの間に第一ステージ
を通って流れるプルアップ電流を、減少後のスタティッ
ク電流がＩCCTの仕様に合うように制限することであ
る。
【０００９】
【課題を解決するための手段】これらの結果を達成する
ため、本発明は拡大された第一ステージまたは入力ステ
ージをもった、新規な入力バッファー回路を提供する。
第一ステージは入力において二重入力スイッチしきい値
電圧を持つよう構成されている。第一ステージの出力プ
ルアップおよびプルダウン回路は、比較的低い第一しき
い値電圧レベルでスイッチする。プルアップ強化回路は
比較的高い第二しきい値電圧レベルでスイッチする。
【００１０】本発明の好適実施例により、拡大された第
一ステージの第一ステージ出力プルアップ及びプルダウ
ン回路は、出力ノードにおいて高電位と低電位レベルの
間でデータ信号が遷移するために出力ノードｍ1で比較
的低い第一しきい値電圧レベル時にダイナミック電流を
スイッチするよう形成されている。プルアップ強化回路
は出力ノードｍ1において静低電位レベルのデータ信号
の間、スタティック電流ＩCCTを減少させるために比較
的高い第二しきい値電圧レベルで中間出力ノードｍ1を
通るスタティック電流ＩCCTをスイッチするように形成
されている。比較的低い第一しきい値電圧レベルは実質
上ＴＴＬ入力スイッチしきい値に設定され、一方比較的
高い第二しきい値電圧レベルは実質上ＣＭＯＳ入力スイ
ッチしきい値に設定されている。
【００１１】従って、一般的にいって、本発明は一つの
出力ノードに接続された第一ステージ出力プルアップ及
びプルダウン回路を持つ入力バッファー回路の入力にお
いて入力データ信号を緩衝する新規な方法を提供する。
その方法は比較的低い第一しきい値電圧レベルで第一ス
テージ出力プルアップ及びプルダウン回路をスイッチす
る段階と、比較的高い第二しきい値電圧レベルでプルア
ップ強化回路をスイッチする段階を含む。
【００１２】好適な本方法は、出力ノードにおいてデー
タ信号の遷移のため第一しきい値電圧レベルで出力ノー
ドにダイナミック電流をスイッチすることと、スタティ
ック電流ＩCCTを減少させるために第二しきい値電圧レ
ベルで出力ノードにおいてスタティック電流をスイッチ
することを企図する。第一ステージ出力プルアップ及び
プルダウン回路はＴＴＬ入力スイッチ第一しきい値電圧
レベルでスイッチするよう形成され得るし、またプルア
ップ強化回路はＣＭＯＳ入力スイッチング第二しきい値
電圧レベルでスイッチするよう形成され得る。
【００１３】好適なとして、本発明は比較的小さいチャ
ネル幅でスタティック電流を制限するＰＭＯＳ第一プル
アップトランジスタと、比較的大きい電流を導くダイナ
ミック電流を強化する第二プルアップトランジスタを含
んだ、拡大された第一ステージプルアップ回路Ｐ１を持
ったＴＴＬからＣＭＯＳに移行する入力バッファー回路
を提供する。第一及び第二プルアップトランジスタは、
高電位パワーレールに並列に接続された一次電流パスを
持つ。プルアップ電流の合流するＰＭＯＳ第三プルアッ
プトランジスタは並列に接続された第一及び第二プルア
ップトランジスタと直列に中間出力ノードに接続されて
いる。第一、第二及び第三プルアップトランジスタは入
力バッファー回路中で実質上同位相で動作するよう接続
されている。
【００１４】本発明により、第一及び第三プルアップト
ランジスタは入力に接続されたゲート制御ノードを有
し、第一ステージの出力プルアップ及びプルダウン回路
の一部を形成している。本発明はまた、入力と電流強化
第二プルアップトランジスタの間に接続された、ダイナ
ミック電流を増強しスタティック電流を減少させる制御
回路を提供する。その制御回路はスイッチング速度を増
加させるために中間出力ノードｍ1でのＬＨ遷移の間、
増強されたソース電流を伝送するため第二プルアップト
ランジスタをＯＮさせるように構成されている。制御回
路はまたスタティック電流ＩCCTを減少されるため中間
出力ノードｍ1において静低電位レベルデータ信号Ｌの
間、第二プルアップトランジスタをＯＦＦさせるように
構成されている。
【００１５】好適例として、ダイナミック電流を増強し
スタティック電流を減少させる制御回路は、第一及び第
二インバータＣＭＯＳステージにより与えられる。イン
バータステージの制御回路は第一及び第二プルアップト
ランジスタと実質上同位相で動作し、第二プルアップト
ランジスタの動作を早めるための小さいチャネル幅の相
補形ＰＭＯＳ及びＮＭＯＳトランジスタから成る。イン
バータステージの制御回路の相補形ＰＭＯＳ及びＮＭＯ
Ｓトランジスタのチャネル幅は、入力における比較的高
い第二しきい値電圧レベルでスタティック電流を制御す
る電流強化第二プルアップトランジスタをスイッチする
ように選ばれたＰＭＯＳ及びＮＭＯＳのチャネル幅の比
により形成されている。
【００１６】入力ステージの出力プルアップ及びプルダ
ウン回路は、比較的大きいチャネル幅のプルダウントラ
ンジスタによって与えられるプルダウン回路を含む。大
きいチャネル幅のプルダウントランジスタは、中間出力
ノードｍ1において比較的低い第一しきい値電圧レベル
時に、データ信号電位レベルの遷移を起こさせるための
ダイナミック電流をスイッチするため、第一及び第三プ
ルアップトランジスタとともに入力に接続されている。
【００１７】本発明の入力バッファー回路の第一ステー
ジまたは入力ステージにおける二重しきい値電圧の特徴
は、第二プルアップトランジスタを通る強化プルアップ
電流が、データ信号電圧レベルのスイッチとは別に制御
されているということである。ダイナミック電流を強化
する第二プルアップトランジスタのチャネル幅または電
流伝導能力は、スタティック電流を制限している第一プ
ルアップトランジスタのチャネル幅より十分に大きい。
第二プルアップトランジスタがＯＦＦしている間は完全
に第一プルアップトランジスタを通って流れるスタティ
ック電流ＩCCTは特殊な許容レベルに制限されている。
第三プルアップトランジスタのチャネル幅は中間出力ノ
ードｍ1においてＬＨ遷移の間強化されたプルアップ電
流と制限されたプルアップ電流を連結するため第一，第
二のいずれのプルアップトランジスタのチャネル幅より
大きい。
【００１８】本発明により入力バッファー回路の第一ス
テージの第一、第二及び第三プルアップトランジスタ
は、第一ステージプルダウントランジスタ回路Ｎ１のチ
ャネル幅または電流伝導能力より十分に小さい効果的な
チャネル幅または電流伝導能力をもった、等価プルアッ
プ回路Ｐ１を第一ステージプルアップ回路に対して与え
るように選ばれている。たとえば１／４程度の、効果的
なプルアップチャネル幅とプルダウンチャネル幅とのこ
の歪んだ（skewed)比は、例えば１．５Ｖでデータ信号
電圧レベルの遷移をおこすためのダイナミック電流をス
イッチするような希望のＴＴＬ第一スイッチしきい値電
圧レベルを入力に与える。同時にインバータステージの
制御回路の相補形ＰＭＯＳ及びＮＭＯＳトランジスタの
チャネル幅の比は、例えばスタティック電流を制御する
ために２．５Ｖから３．４Ｖの範囲の高い特殊なしきい
値電圧レベルで第二プルアップトランジスタを通って流
れるダイナミック強化プルアップ電流をスイッチするよ
う選ばれている。
【００１９】本発明によるこの入力インバータステージ
の有利な点は、電流強化第二プルアップトランジスタ
が、入力でのＨＬ遷移に応じた中間出力ノードでのＬＨ
遷移のスイッチ速度を増加させるための、十分に増強さ
れたプルアップ電流を与えるということである。同時に
スタティック電流を制限している第一プルアップトラン
ジスタは、中間出力ノードにおいて定常的低電位レベル
の信号Ｌの間、スタティック電流を満足できる回路仕様
に制限する。
【００２０】本発明のもう一つの特徴は、入力ステージ
のプルアップ回路Ｐ１とプルダウン回路Ｎ１との効果的
なチャネル幅比が、入力でのＨＬ遷移に応じた中間出力
ノードにおけるＬＨ遷移のダイナミックなスイッチの間
にほぼ標準的な歪み比１／４の値で動作する、という点
である。さらに効果的なチャネル幅の絶対値は実質的に
大きく、例えば、従来の入力インバータステージの絶対
チャネル寸法より四倍も大きい、と言うのは伝播遅延の
十分な減少とスイッチ速度の十分な増加のためである。
しかしながら中間出力ノードにおいて定常低電位レベル
データ信号Ｌの間に、入力ステージのプルアップ回路と
プルダウン回路の効果的なチャネル幅の比は、要求され
る回路仕様に合うようスタティック電流Ｉcctを抑制す
るため十分により小さく、例えば１／８から１／１６の
範囲の値で動作する。
【００２１】本発明の利点は、入力バッファー回路の入
力ステージのＣＭＯＳトランジスタのそれぞれのチャネ
ル寸法及びチャネル幅比は、回路仕様に従った回路動作
パラメータの大部分をプログラムするために計測し選択
することが可能である点である。例えば、第一及び第二
二重しきい値電圧レベルは、一対の相補形ＰＭＯＳとＮ
ＭＯＳトランジスタのために選ばれたチャネル幅比に従
って、また入力ステージプルアップ及びプルダウン回路
Ｐ１，Ｎ１の効果的なあるいは等価なチャネル比に従っ
てプログラム可能となり得る。さらにチャネル寸法の絶
対的なサイズは所望のプルアップ及びプルダウン電流駆
動、伝播遅延、及びスイッチ速度を達成するように選ぶ
ことが可能であろう。
【００２２】本発明の他実施例において、プルアップ電
流の合流する第三プルアップトランジスタ変数は、電流
集合ＰＭＯＳ第三プルアップトランジスタと第四プルア
ップトランジスタの間に分割される。第三プルアップト
ランジスタは、電流強化第二プルアップトランジスタと
直列に接続されている。第四プルアップトランジスタ
は、スタティック電流を制限する第一プルアップトラン
ジスタと直列に接続されている。プルアップ電流の合流
する第三及び第四プルアップトランジスタは、拡大され
た第一ステージの出力ノードｍ1へ一次電流パスととも
に並列に接続されている。この回路配置の有利な点は、
第一プルアップトランジスタと集合第四プルアップトラ
ンジスタの間の節点容量が、早いダイナミックなスイッ
チ速度で減少するということである。
【００２３】本発明はＣＭＯＳ及び、バイポーラとＣＭ
ＯＳを連結したＢＩＣＭＯＳ回路の両方に適用可能であ
る。他の実施例がＣＭＯＳとＢＩＣＭＯＳ回路の両方に
ついて述べられている。本発明の他の課題、特徴及び利
点は以下の詳細と添付した図面に示されている。
【００２４】
【実施例】本発明によるＴＴＬからＣＭＯＳに移行する
入力バッファー回路は図３に示された簡略化された等価
回路図とともに、図２に図示されている。入力インバー
タステージＰ１，Ｎ１のためのプルアップトランジスタ
回路Ｐ１は、並列及び直列に接続された複雑な多数のＰ
ＭＯＳトランジスタネットワークＰ１Ｒ，Ｐ１Ｅ，Ｐ１
Ｌと置き換えられている。スタティック電流を制限する
第一プルアップトランジスタＰ１Ｒ及び電流強化第二プ
ルアップトランジスタＰ１Ｅが、主電流パスとともに高
電位パワーレールＶCCQに並列に接続されている。プル
アップ電流の合流する第三プルアップトランジスタＰ１
Ｌは、主電流パスをもった第一インバータステージより
並列に接続されたトランジスタＰ１Ｒ，Ｐ１Ｅと中間出
力ノードｍ１へ直列に接続されている。
【００２５】スタティック電流を制限している第一プル
アップトランジスタＰ１Ｒ及びソース電流を連結する第
三プルアップトランジスタＰ１Ｌのゲート制御ノード
は、ＴＴＬデータ信号電圧レベルの入力ＶINに直接接続
されている。プルダウントランジスタＮ１Ｌを伴ってプ
ルアップトランジスタＰ１Ｒ及びＰ１Ｌは、第一ステー
ジ出力プルアップ及びプルダウン回路を形成している。
【００２６】プルアップ電流強化の第三プルアップトラ
ンジスタＰ１Ｅのゲート制御ノードは、この後述べられ
る制御回路Ｉ３，Ｉ４を通って入力ＶINに接続されてい
る。制御回路は中間出力ノードｍ１においてＬＨ遷移の
間第二プルアップトランジスタＰ１ＥをＯＮさせ、さら
にノードｍ1において定常高データ信号Ｈの間トランジ
スタＰ１Ｅを保持する。プルアップトランジスタＰ１Ｅ
および制御回路インバータステージＩ３，Ｉ４は第一ス
テージプルアップ強化回路を形成する。
【００２７】第一プルアップトランジスタＰ１Ｒは図１
の従来技術の回路のプルアップトランジスタＰ１と同等
の比較的小さいチャネル幅、例えば２５μをもち、続い
て起こるスタティック電流ＩCCTを制限するため制限さ
れたソース電流ＩSRのみを生成する。ゲート制御ノード
は直接入力ＶINに接続されているため、ＴＴＬ論理の高
データ信号が入力ＶINに与えられた時、それはＣＭＯＳ
高電位パワーレール電圧ＶCCQまでは引き上げられな
い。不完全な停止は、第一プルアップトランジスタＰ１
Ｒを通って流れるスタティック電流ＩCCTに帰着する。
【００２８】並列の電流強化プルアップトランジスタＰ
１Ｅは、ソース電流を増加させるため比較的大きい強化
ソース電流ＩSEを生成するよう比較的大きいチャネル
幅、例えば１７５μを備えている。入力ＶINでの信号が
低電位レベル信号Ｌのとき、Ｐ１Ｅはソース電流の準備
ができる。入力ＶINでのＨＬ遷移に応じて、Ｐ１Ｅは大
きい強化ソース電流を生成し、中間出力ノードｍ１にお
けるＬＨ遷移をスピードアップさせる。直列に接続され
た第三プルアップトランジスタＰ１Ｌは中間出力ノード
ｍ１において大きい強化プルアップ電流ＩSLを伝送た
め、制限されたソース電流ＩSRと強化ソース電流ＩSEを
調節し連結するよう十分大きいチャネル幅、例えば２０
０μが与えられている。
【００２９】プルダウン回路Ｎ１は、比較的大きいチャ
ネル幅のＮＭＯＳプルダウントランジスタＮ１Ｌにより
与えられる。プルアップおよびプルダウン回路Ｐ１，Ｎ
１のトランジスタはそれぞれについて以下のような大き
さで作られている。全てのプルアップトランジスタが伝
導状態にあるとき、プルアップトランジスタネットワー
クＰ１Ｒ，Ｐ１Ｅ，Ｐ１Ｌの等価回路チャネル幅は、等
価プルアップ回路のチャネル幅とプルダウントランジス
タＮ１Ｌのチャネル幅比が例えば１／４で入力ステージ
での比を与えるよう選ばれている。これは入力ＶINにお
いてほぼ１．５Ｖの所望のＴＴＬスイッチしきい値電圧
レベルを確立する。表１に要約された例の中でプルアッ
プネットワークＰ１Ｒ，Ｐ１Ｅ，Ｐ１Ｌと等価プルアッ
プ回路のチャネル幅は１００μであり、一方プルダウン
トランジスタＮ１Ｌのチャネル幅は４００μである。
【００３０】図２と図３の回路がプルアップ及びプルダ
ウン回路Ｐ１，Ｎ１に対し、図１の従来技術回路より実
質的に大きなチャネル幅を可能にすることは確かであ
る。表１の例の中で入力インバータステージの電流駆動
能力は大きい出力の負荷能力と速いスイッチ速度のため
に図１のそれの四倍である。
【００３１】入力ＶINでのＴＴＬ高電位データ信号に応
じて中間出力ノードｍ１での低電位データ信号Ｌが定常
である間、ダイナミック電流強化第二プルアップトラン
ジスタＰ１Ｅは、以下に述べられているように完全に停
止している。その結果、不要なスタティック電流は２５
μのチャネル幅の第一プルアップトランジスタＰ１Ｒに
限定される。ゆえに、不所望なスタティック電流は図１
の回路と仕様が等しく限定される。従って、図２の回路
に対しプルアップ及びプルダウン回路Ｐ１，Ｎ１の効果
的チャネル幅比はスタティック電流状態の間１／１６で
ある。この結果を達成するため制御回路Ｉ３，Ｉ４の動
作は表１の例に関して述べられている。
【表１】
【００３２】ＰＭＯＳトランジスタＰ１Ｅのゲートノー
ドにおける制御回路は、二つのインバータ回路Ｉ３，Ｉ
４から成る。インバータステージＩ３は、一対の相補形
ＣＭＯＳトランジスタＰ３，Ｎ３から成り、さらに、イ
ンバータステージＩ４は、相補形ＣＭＯＳトランジスタ
Ｐ４，Ｎ４から成る。インバータステージＣＭＯＳトラ
ンジスタＰ３，Ｎ３，Ｐ４，Ｎ４の絶対チャネル幅のサ
イズは、速いスイッチのため小さく、その結果、強化第
二プルアップトランジスタＰ１Ｅは、入力ＶＩＮINに直
接接続された第一及び第三プルアップトランジスタＰ１
Ｒ，Ｐ１Ｌと実質上協調して動作する。しかしながら、
制御回路の相補形ＣＭＯＳトランジスタのそれぞれのチ
ャネル幅の比Ｐ３／Ｎ３は、第二プルアップトランジス
タＰ１Ｅとダイナミックな強化プルアップ電流ＩSEをＯ
ＮとＯＦＦにスイッチするための、高い第二スイッチし
きい値電圧レベルを与えるように選ばれている。表１の
例のなかで、チャネル幅比Ｐ３／Ｎ３は、入力において
第二しきい値電圧レベルを例えば２．５Ｖから３．４Ｖ
の範囲で形成するために歪められている。入力ノードＶ
IN及び出力ノードＶOUTでのデータ信号電圧レベルは、
このようにほぼ１．５Ｖの低いＴＴＬ第一しきい値電圧
でスイッチし、一方第二プルアップトランジスタＰ１Ｅ
を通るプルアップ強化電流は、ほぼ２．５Ｖから３．４
Ｖの高いＣＭＯＳ第二しきい値電圧でスイッチする。
【００３３】入力ＶINでの低から高へのデータ信号の遷
移ＬＨとともに、大きいＮＭＯＳプルダウントランジス
タＮ１ＬがＯＮし、中間出力ノードｍ１でのＨＬ遷移
を、最後に出力ＶOUTでＬＨ遷移を起こす。スイッチは
図５のグラフに図示されているように、ほぼ１．５Ｖの
比較的低いＴＴＬ第一スイッチしきい値電圧レベルで起
こる。プルダウントランジスタＮ１ＬがＯＮするとスタ
ティック電流の最大値への立ち上がりがある、なぜなら
プルアップ回路Ｐ１のプルアップトランジスタ網Ｐ１
Ｒ，Ｐ１Ｅ，Ｐ１Ｌは入力ＶINにおいて前の低データ信
号状態Ｌ以来すでにＯＮしていたためである。入力で電
圧レベルが上がるにつれ、入力ＶINに直接接続されたゲ
ートノードをもつ第一及び第三プルアップトランジスタ
Ｐ１Ｒ，Ｐ１Ｌは図５のグラフに示されているようにク
ローバー電流を減少させながらＯＦＦし始める。
【００３４】入力ＶINでデータ信号レベルが比較的高い
ＣＭＯＳ第二スイッチしきい値電圧レベルまで上がる
と、制御回路インバータステージＩ３，Ｉ４は、電流強
化第二プルアップトランジスタＰ１ＥをＯＦＦさせる。
インバータステージＩ４のＰＭＯＳトランジスタＰ４
は、ダイナミック電流強化プルアップトランジスタＰ１
Ｅのゲートノードを高電位パワーレールＶCCQのＣＭＯ
Ｓ高電位レベルまで持ち上げる、それで完全にＯＦＦす
る。トランジスタＰ１Ｅにはスタティック電流は流れな
い。図５のグラフに示されているように、第一プルアッ
プトランジスタＰ１Ｒを通って流れるスタティック電流
の、最小許容レベルまで下がったスタティック電流Ｉ
CCTの最後の落ち込みが見られる。スタティック電流を
制限するプルアップトランジスタＰ１Ｒのチャネル幅寸
法は、それゆえ回路の仕様に合うよう選択することがで
きる。
【００３５】図５のグラフは、図１の従来技術の回路と
図２の新規な回路におけるクローバー電流の比較を示
す。標準化されたＩCCTの測定及び試験のために、３．
４Ｖの高電位レベル信号Ｈが図５のグラフに示されたＩ
CCTの測定のため入力ＶINにかけられる。図１の回路に
おける結果は、入力ステージプルアップトランジスタＰ
１の二つの違ったチャネル幅寸法値として示されてい
る。図２の回路は比較的大きなチャネル幅寸法（１００
μ）のプルアップ回路Ｐ１によって供給された大ダイナ
ミックスイッチ電流の利点と比較的小さいチャネル幅寸
法（２５μ）のプルアップ回路Ｐ１による制限されたス
タティック電流の優位性を結合するという点は明らかで
ある。インバータステージＩ３を通過する付加的なＩ
CCTの小さい成分であるＩPREもまた図５のグラフに示さ
れている。
【００３６】図１と図２のそれぞれの回路の伝播遅延の
比較は図４に示されている。図２の回路は、ほぼ１０％
のスイッチ速度の増加に伴い、少ない時間間隔の内にデ
ータ信号のスイッチ遷移を起こし、完了させる。これは
プルアップ回路Ｐ１とプルダウン回路Ｎ１のチャネル幅
比がほぼ１００／４００であること、つまり図１の従来
技術より四倍大きいことと同等の増大したダイナミック
電流駆動によって成し遂げられる。またスタティック電
流ＩCCTは、図１の小さいチャネル幅寸法のプルアップ
トランジスタＰ１と等しいレベルに制限される。
【００３７】チャネル寸法の絶対値、及びＣＭＯＳトラ
ンジスタの組のチャネル幅比は、特殊な回路仕様に要求
されているダイナミック電流とスタティック電流を達成
するように決定可能であり、プログラム可能である。十
分に大きいダイナミック電流と同様の制限されたスタテ
ィック電流ＩCCTを有する入力バッファー回路の例は表
２に示されている。
【表２】
【００３８】図２及び図３の回路の中で、第一ステージ
プルアップとプルダウン回路Ｐ１、Ｎ１、及び第二ステ
ージＰ２、Ｎ２は、別々の高及び低電位パワーレールＶ
CCQ、ＶCCPとＧＮＤＱ、ＧＮＤＰに接続されている。そ
のような分割パワーレールは任意であり、入力及び出力
ステージの間の雑音を解消する。パワーレールは完全に
分かれているであろう。または、択一的に、“静かな
（quiet)”（ＶCCQ,ＧＮＤＱ）と“うるさい（noisy)”
（ＶCCP，ＧＮＤＰ）パワーレールそれぞれの分断は例
えばスプリット鉛か鉛フレームを使ってなすことが可能
である。（参照：U.S. Patent No.5,065,224 issued No
vember 12, 1991.)
【００３９】図２及び図３のＣＭＯＳ入力バッファー回
路は、ＣＭＯＳとバイポーラトランジスタの両者を合体
させたＢＩＣＭＯＳ回路仕様に変形可能である。図６の
例の中で電流強化第二プルアップトランジスタＰ１Ｅ
は、バイポーラＮＰＮトランジスタＰ１Ｅ（ＮＰＮ）に
置き換えられている。ＮＰＮバイポーラトランジスタＰ
１Ｅ（ＮＰＮ）の使用は、図６に示される制御回路Ｉ
３、Ｉ４のうち一つのインバータステージＩ４の除去を
可能にする。図３の入力バッファー回路の他のすべての
素子はそのまま残っている。なぜならＮＰＮバイポーラ
トランジスタＰ１Ｅ（ＮＰＮ）はベースノードにおける
低電位データ信号に応じてＯＦＦするために、ただ一つ
の制御回路インバータステージＩ３をもった第一及び第
三ＰＭＯＳプルアップトランジスタＰ１Ｒ、Ｐ１Ｌと同
位相で動作するからである。
【００４０】図７のＢＩＣＭＯＳ回路変形例において、
ＰＭＯＳ電流強化第二プルアップトランジスタＰ１Ｅ
は、ＰＮＰバイポーラトランジスタＰ１Ｅ（ＰＮＰ）に
置き換えられている。ＰＮＰバイポーラトランジスタは
その動作の論理においてＰＭＯＳトランジスタと類似
し、ベースノードにおいて低電位レベルデータ信号に応
じてＯＮする。制御回路Ｉ３、Ｉ４の両方のインバータ
ステージはそれゆえ第一及び第三ＰＭＯＳプルアップト
ランジスタＰ１Ｒ、Ｐ１Ｌと協調して動くＰＮＰバイポ
ーラトランジスタＰ１Ｅ（ＰＮＰ）の動作のために維持
されている。図７の回路の残りの部分は図３の入力バッ
ファー回路と同じである。入力バッファー回路のさらに
ＢＩＣＭＯＳ回路への変形は、第二ステージまたは出力
ステージＣＭＯＳトランジスタＰ２，Ｎ２がバイポーラ
プルアップ及びプルダウントランジスタに置き換えられ
得ることである。
【００４１】図２及び図３の入力バッファー回路の他の
実施例は図８の部分回路図に図示されている。この例に
おいて、図２及び図３のＰＭＯＳ第三プルアップトラン
ジスタのプルアップ電流の合流変数は、図８に示される
電流合流第三及び第四プルアップトランジスタＰ１ＬＡ
とＰ１ＬＢの間に分割されている。電流合流第三プルア
ップトランジスタＰ１ＬＡは、電流強化第二プルアップ
トランジスタＰ１Ｅと直列に接続されている。電流合流
第四プルアップトランジスタＰ１ＬＢは、スタティック
電流を制限する第一プルアップトランジスタＰ１Ｒと直
列に接続されている。第三及び第四プルアップトランジ
スタＰ１ＬＡ，Ｐ１ＬＢは中間出力ノードｍ1へ順に並
列に接続されている。図８の回路構成の利点は、第一プ
ルアップトランジスタＰ１Ｒと第四プルアップトランジ
スタＰ１ＬＢの間の中間出力ノードｍ２における容量を
減少させるということである。ノードｍ２でのこの減少
した容量は中間出力ノードｍ1におけるダイナミックな
スイッチ速度を改善する。
【００４２】本発明は特定の実施例に関して述べられて
来たが、以下の請求項の範囲内ですべての変形及び同等
なものを包含するものである。
【図面の簡単な説明】
【図１】ＴＴＬからＣＭＯＳに移行する入力バッファー
回路の従来技術の回路図である。
【図２】本発明に従うＴＴＬからＣＭＯＳに移行する入
力バッファー回路の詳細な回路図である。
【図３】図２のＴＴＬからＣＭＯＳに移行する入力バッ
ファー回路の簡略化した回路図である。
【図４】図１と図２の回路の伝播遅延を比較したグラフ
である。
【図５】図１の回路での、プルアップ回路ＰＭＯＳトラ
ンジスタにおける、チャネル幅値の違いによる比較を含
んだ、スタティック電流ＩCCT値での、入力スイッチし
きい値電圧レベルを図１と図２の回路で比較したグラフ
である。
【図６】ＰＭＯＳ電流強化第二プルアップトランジスタ
Ｐ１ＥをバイポーラＮＰＮトランジスタＰ１Ｅ（ＮＰ
Ｎ）に置き換えた、図２と図３の入力バッファー回路の
ＢＩＣＭＯＳ回路ヘの修正としての部分回路図である。
【図７】ＰＭＯＳダイナミック電流強化第二プルダウン
トランジスタＰ１ＥをバイポーラＰＮＰトランジスタＰ
１Ｅ（ＰＮＰ）に置き換えた図２と図３の入力バッファ
ー回路のもう一つのＢＩＣＭＯＳ回路ヘの修正としての
部分回路図である。
【図８】プルダウン電流の合流する第三プルアップトラ
ンジスタＰ１Ｌの変数が並列に接続されたプルアップ電
流の合流する第三及び第四トランジスタＰ１ＬＡ，Ｐ１
ＬＢの間で分割されるところの図２及び図３の入力バッ
ファー回路の他の回路の修正を示す部分回路図である。
【符号の説明】
ＶIN 入力 ＶOUT 出力 ＶCCQ 高電位パワーレール ＧＮＤＱ 低電位パワーレール ｍ１ 中間出力ノード ｍ２ 中間出力ノード Ｐ１ プルアップトランジスタ Ｎ１ プルダウントランジスタ Ｐ１Ｒ プルアップトランジスタ Ｐ１Ｅ 強化プルアップトランジスタ Ｉ３ 制御回路 Ｉ４ 制御回路

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 高(Ｈ）電位と低（Ｌ）電位のデータ信
    号を受け取る入力(ＶIN）と、データ信号を通す出力ノ
    ード（ｍ1）を有するＣＭＯＳへ移行するＴＴＬ入力バ
    ッファー回路であって、 前記入力バッファー回路は、出力ノード（ｍ1）へソー
    ス電流を流すため接続されたプルアップ回路（Ｐ1）
    と、出力ノード（ｍ1）から流出電流を流すプルダウン
    回路（Ｎ1）を有する第一ステージから成り、 前記プルアップとプルダウン回路（Ｐ1,Ｎ1）は入力
    （ＶIN）に接続された制御ゲートノードを有し、 前記プルアップとプルダウン回路（Ｐ1,Ｎ1）は入力
    （ＶIN）において、二重しきい値電圧を与えるように構
    成され、出力ノード（ｍ1）において、比較的低い第一
    しきい値電圧レベルでダイナミック電流をスイッチし、
    比較的高い第二しきい値電圧レベルでスタティック電流
    をスイッチするところに改良点がある入力バッファー回
    路。
  2. 【請求項２】 比較的低い第一しきい値電圧レベルが
    実質的にＴＴＬ入力しきい値電圧レベルにあり、さらに
    比較的高い第二しきい値電圧レベルが実質的にＣＭＯＳ
    入力しきい値電圧レベルにある、 ところの請求項１記載の入力バッファー回路。
  3. 【請求項３】 プルアップ及びプルダウン回路（Ｐ1,
    Ｎ1）は、 出力ノード（ｍ1）においてデータ信号が高
    電位と低電位間を遷移するとき、比較的低い第一しきい
    値電圧レベルで出力ノード（ｍ1）でのダイナミック電
    流をスイッチするために構成された第一ステージ出力プ
    ルアップとプルダウン回路（Ｐ1Ｒ,Ｐ1Ｌ，Ｎ1Ｌ）と、 出力ノード（ｍ1）においてデータ信号が静低電圧
    （Ｌ）である間スタティック電流（ＩCCT）を減らすた
    めに比較的高い第二しきい値電圧レベルで出力ノード
    （ｍ1）を通るスタティック電流（ＩCCT）をスイッチす
    るようなプルアップ強化回路（Ｐ1Ｅ，Ｉ3，Ｉ4）とか
    ら成る、 ところの請求項１記載の入力バッファー回路。
  4. 【請求項４】 プルアップ及びプルダウン回路（Ｐ1,
    Ｎ1）がインバータステージから成る、 ところの請求項３記載の入力バッファー回路。
  5. 【請求項５】 前記プルアップ回路（Ｐ1）はスタテ
    ィック電流（ＩCCT）を制限する比較的チャネル幅の小
    さいＰＭＯＳである第一プルアップトランジスタ（Ｐ1
    Ｒ）と比較的大きい電流を流せる第二強化トランジスタ
    （Ｐ1Ｅ）から成り、 前記第一、第二プルアップトランジスタ（Ｐ1Ｒ，Ｐ1
    Ｅ）は高電圧パワーレール（ＶCCQ）に並列に接続され
    た主電流パスをもち、 さらにプルアップ電流が合流する第三ＰＭＯＳトランジ
    スタ（Ｐ1Ｌ）は並列に接続された第一及び第二プルア
    ップトランジスタ（Ｐ1Ｅ，Ｐ1Ｒ）と出力ノード（ｍ
    1）で直列に接続され、 前記第一、第二及び第三のプルアップトランジスタ（Ｐ
    1Ｒ，Ｐ1Ｅ，Ｐ1Ｌ)が実質上協調して動作するように接
    続されている、 ところの請求項３の入力バッファー回路。
  6. 【請求項６】 第一及び第三プルアップトランジスタ
    （Ｐ1Ｒ，Ｐ1Ｌ）は入力（ＶIN）に接続された制御ゲー
    トノードを有し、さらに電流強化第二プルアップトラン
    ジスタ（Ｐ1Ｅ）のゲート制御ノードと入力（ＶIN）と
    の間に接続された電流強化制御回路（Ｉ3,Ｉ4）を含
    み、 前記制御回路（Ｉ3,Ｉ4）は、出力ノード（ｍ1）におい
    てＬＨ遷移時はスイッチ速度をあげるため強化ソース電
    流（ＩSE）を流すよう第二プルアップトランジスタ（Ｐ
    1Ｅ）をＯＮし、静低電圧レベル信号（Ｌ）の時は、ス
    タティック電流（ＩCCT）を減らすため第二プルアップ
    トランジスタ（Ｐ1Ｅ）をＯＦＦするように構成されて
    いる、ところの請求項５記載の入力バッファー回路。
  7. 【請求項７】 電流強化第二プルアップトランジスタ
    （Ｐ1Ｅ）のチャネル幅がスタティック電流を制限する
    第一プルダウントランジスタ（Ｐ1Ｒ）のチャネル幅よ
    りも実質的に大きく、 さらに第三プルアップトランジスタ（Ｐ1Ｌ）のチャネ
    ル幅が第一、第二プルアップトランジスタ（Ｐ1Ｅ、Ｐ1
    Ｒ）のいずれよりも大きい、 ところの請求項６記載の入力バッファー回路。
  8. 【請求項８】 電流強化制御回路は、第一及び第二プル
    アップトランジスタ（Ｐ1Ｒ，Ｐ1Ｅ）と実質上同位相で
    動作し、 第二プルアップトランジスタ（Ｐ1Ｅ）の動作中に小さ
    なチャネル幅を持つ相補形ＰＭＯＳ及びＮＭＯＳトラン
    ジスタ（Ｐ3，Ｎ3；Ｐ4，Ｎ4）を順番につないだインバ
    ータＣＭＯＳステージ（Ｉ3，Ｉ4）から成る、 ところの請求項６記載の入力バッファー回路。
  9. 【請求項９】 電流強化制御回路の相補形ＰＭＯＳ及び
    ＮＭＯＳトランジスタ（Ｐ3，Ｎ3；Ｐ4，Ｎ4）は、入力
    （ＶIN）に比較的高レベルの第二しきい値電圧が負荷さ
    れたとき、電流強化第三プルアップトランジスタ（Ｐ1
    Ｅ）をスイッチするためにＰＭＯＳ及びＮＭＯＳのチャ
    ネル幅比を選んで形成されていて、 さらに、プルダウン回路（Ｎ1）は、入力（ＶIN）に比
    較的低レベルの第一しきい値電圧が負荷されたとき、出
    力ノード（ｍ1）でのデータ信号電圧をスイッチする第
    一及び第三プルアップトランジスタ（Ｐ1Ｒ，Ｐ1Ｌ）と
    ともに入力（ＶIN）に接続された比較的大きいチャネル
    幅のプルダウントランジスタ(Ｎ1Ｌ)から成る、 ところの請求項８記載の入力バッファー回路。
  10. 【請求項１０】 ＣＭＯＳプルダウン回路（Ｎ1）
    は、比較的大きいチャネル幅のＮＭＯＳトランジスタ
    （Ｎ1Ｌ）から成り、 さらに、第一、第二及び第三プルアップトランジスタ
    （Ｐ1Ｒ，Ｐ1Ｅ，Ｐ1Ｌ）は、効果的チャネル幅の歪ん
    だ（skewed)比のために、プルダウンントランジスタ
    （Ｎ1Ｌ）のチャネル幅より実質的に小さい効果的チャ
    ネル幅をもったプルアップトランジスタ（Ｐ1）と等価
    回路であるように選ばれている、 ところの請求項８記載の入力バッファー回路。
  11. 【請求項１１】 前記プルアップ回路（Ｐ1）は、比
    較的小さなチャネル幅をもちスタティック電流
    （ＩCCT）を制限するＰＭＯＳ第一トランジスタ（Ｐ1
    Ｒ）と、比較的大きな電流を流せる電流強化第二プルア
    ップトランジスタ(Ｐ1Ｅ）とから成り、 前記第一及び第二プルアップトランジスタ（Ｐ1Ｒ，Ｐ1
    Ｅ）は、高電位パワーレール（ＶCCQ）に並列に接続さ
    れた主電流パスをもち、 さらにプルアップ電流の合流するＰＭＯＳ第三及び第四
    トランジスタ(Ｐ1ＬＡ，Ｐ1ＬＢ）は、出力ノード（ｍ
    1）に並列に接続され、 前記第三プルアップトランジスタ（Ｐ1ＬＡ）は、第二
    プルアップトランジスタ（Ｐ1Ｅ）に直列に接続され、 さらに、前記第四プルアップトランジスタ（Ｐ1ＬＢ）
    は第一プルアップトランジスタ（Ｐ1Ｒ）に直列に接続
    され、 前記第一、第二、第三及び第四プルアップトランジスタ
    （Ｐ1Ｒ，Ｐ1Ｅ，Ｐ1ＬＡ，Ｐ1ＬＢ）は実質上協調して
    動作するよう接続されている、 ところの請求項３記載の入力バッファー回路。
  12. 【請求項１２】 プルアップ回路（Ｐ）の第二プルア
    ップトランジスタ（Ｐ1Ｅ）は、第一及び第三トランジ
    スタ（Ｐ1Ｒ，Ｐ1Ｌ）と実質上協調して動作する第二プ
    ルアップトタンジスタ（Ｐ1Ｅ）のための比較的小さい
    チャネル幅のＰＭＯＳ及びＮＭＯＳトランジスタ（Ｐ3,
    Ｎ3；Ｐ4,Ｎ4）を含む相補形ＣＭＯＳトランジスタから
    成る少なくとも一つのＣＭＯＳプルアップステージを通
    って入力（ＶIN）に接続されている、 ところの請求項１１記載の入力バッファー回路。
  13. 【請求項１３】 電流強化制御回路の相補形ＰＭＯＳ
    及びＮＭＯＳトランジスタ（Ｐ3,Ｎ3；Ｐ4,Ｎ4）は、入
    力（ＶIN）において比較的高い第二しきい値電圧レベル
    時に電流強化第二プルアップトランジスタ（Ｐ1Ｅ）を
    スイッチするように、ＰＭＯＳとＮＭＯＳのチャネル幅
    の比を選んで形成されていて、 さらにプルダウン回路（Ｎ1）は、入力（ＶIN）におい
    て比較的低い第一しきい値電圧レベル時に出力ノード
    （ｍ1）のデータ信号の電位をスイッチするように第
    一、第三トランジスタ（Ｐ1Ｒ，Ｐ1Ｌ）とともに入力
    （ＶIN）に接続された比較的大きいチャネル幅を持った
    プルダウントランジスタ（Ｎ1Ｌ）から成る、 ところの請求項１２記載の入力バッファー回路。
  14. 【請求項１４】 ＣＭＯＳプルダウン回路（Ｎ1）
    は、比較的大きいチャネル幅を持ったＮＭＯＳトランジ
    スタ（Ｎ1Ｌ）から成り、 さらに第一、第二、第三及び第四プルアップトランジス
    タ（Ｐ1Ｒ，Ｐ1Ｅ，Ｐ1ＬＡ，Ｐ1ＬＢ）は、効果的チャ
    ネル幅の歪んだ比のためにプルダウントランジスタ（Ｎ
    1Ｌ）のチャネル幅より十分に小さい効果的チャネル幅
    をもったプルアップトランジスタ（Ｐ1）と等価回路で
    あるように選ばれている、 ところの請求項１３記載の入力バッファー回路。
  15. 【請求項１５】 それぞれのトランジスタのチャネル
    幅の寸法とＣＭＯＳトランジスタのチャネル幅の寸法の
    比は、第一しきい値電圧レベルが比較的低いＴＴＬスイ
    ッチングしきい値電圧レベルを構成するように選ばれて
    いる、 ところの請求項１４記載の入力バッファー回路。
  16. 【請求項１６】 出力ノード（ｍ1）に接続されたプ
    ルアップ及びプルダウン回路（Ｐ1，Ｎ1）を有する入力
    バッファー回路の入力（ＶIN）での入力信号の緩衝方法
    であって、 出力ノードｍ1でのデータ信号の遷移のため比較的低い
    第一しきい値電圧レベルで出力ノード（ｍ1）において
    ダイナミック電流をスイッチし、 スタティック電流（ＩCCT）を制限するため比較的高い
    第二しきい値電圧レベルで出力ノード（ｍ1）において
    スタティック電流をスイッチする、 ところの緩衝方法。
  17. 【請求項１７】 ＴＴＬ第一しきい値電圧レベルでダ
    イナミック電流をスイッチし、 またＣＭＯＳ第二しきい値電圧レベルでスタティック電
    流をスイッチする、 ことを含む請求項１６の方法。
  18. 【請求項１８】 出力ノード（ｍ1）において、ＬＨ
    遷移時のスイッチ速度を増加させまた静低電位データ信
    号（Ｌ）時にはスタティック電流（ＩCCT）を減少させ
    るＴＴＬからＣＭＯＳに移行するための、入力（ＶIN）
    での、高電位（Ｈ）と低電位（Ｌ）の入力データ信号を
    緩衝する方法であって、 制限されたソース電流
    （ＩSR）を発生させ、 並列な別個の強化ソース電流（ＩSE）を発生させ、 増加されたスイッチ速度で出力ノード（ｍ1）でのＬＨ
    遷移をもたらすため出力ノード（ｍ1）に強化プルアッ
    プ電流（ＩSL）を供給するよう制限ソース電流と強化ソ
    ース電流を組み合わせ、 さらに出力ノード（ｍ1）でのＨＬ遷移時には強化ソー
    ス電流（ＩSE）をＯＦＦさせ、 スタティック電流（ＩCCT）を減らすために出力ノード
    （ｍ1）が静低電位データ信号（Ｌ）の時は強化電流
    （ＩSE）をＯＦＦのままに保つ、 ところの緩衝方法。
  19. 【請求項１９】 出力ノード（ｍ1）においてＨＬ遷
    移させるため入力(ＶIN）で比較的低い第一しきい値電
    圧レベルの際出力ノード（ｍ1）から大きい流出電流を
    発生させ、 さらに入力（ＶIN）で比較的高い第二しきい値電圧レベ
    ルの際に、強化電流（ＩSE）をＯＦＦさせる、 段階からなる請求項１８の方法。
  20. 【請求項２０】 第一スイッチしきい値電圧レベルが
    比較的低いＴＴＬスイッチしきい値電圧レベルであり、 第二スイッチしきい値電圧レベルが比較的高いＣＭＯＳ
    スイッチしきい値電圧レベルである、 ところの請求項１９の方法。
  21. 【請求項２１】 出力においてＬＨ遷移をなす段階
    は、前記比較的低い第一スイッチしきい値の時出力ノー
    ド（ｍ1）で流出電流をＯＦＦする前に、前記比較的高
    い第二スイッチイングしきい値の時、強化ソース電流
    （ＩSE）をＯＮすることから成る、 ところの請求項２０の方法。
  22. 【請求項２２】 高電位と低電位データ信号を受け取
    る入力（ＶIN）とデータ信号を伝送する出力ノード（ｍ
    1）を有するＴＴＬからＣＭＯＳに移行する入力バッフ
    ァー回路であって、 前記入力バッファー回路はソース電流用に出力ノード
    （ｍ1）に接続されたプルアップ回路Ｐ1と、出力ノード
    （ｍ1）から流出電流を流すために接続されたプルダウ
    ン回路（Ｎ1）を有する入力ステージから成り、 前記プルアップとプルダウン回路は、入力（ＶIN）に接
    続されたゲート制御ノードを有し、 出力ノード（ｍ1）においてスイッチ速度を上げるため
    に遷移時に強化電流を流す一方で静低電位データ信号
    （Ｌ）の間はスタティック電流（ＩCCT）を制限するこ
    とを改良点とし、 前記プルアップ回路（Ｐ1）は、比較的小さいチャネル
    幅のスタティック電流（ＩCCT）を制限しているＰＭＯ
    Ｓ第一プルアップトランジスタ（Ｐ1Ｒ）と、比較的大
    きな伝導電流を流す強化第二プルアップトランジスタ
    （Ｐ1Ｅ）とから成り、 前記第一、第二プルアップトランジスタ（Ｐ1Ｒ，Ｐ1
    Ｅ）は、高電位パワーレール（ＶCCQ）に並列に接続さ
    れた主電流パスを有し、 さらにプルアップ電流が合流するＰＭＯＳプルアップト
    ランジスタ（Ｐ1Ｌ，Ｐ1ＬＡ，Ｐ1ＬＢ）のうちの少な
    くともひとつが並列に接続された第一と第二プルアップ
    トランジスタ（Ｐ1Ｅ，Ｐ1Ｒ）の少なくともひとつと直
    列に接続されていて、 前記第一プルアップトランジスタ（Ｐ1Ｒ）と、前記電
    流が合流するＰＭＯＳプルアップトランジスタ（Ｐ1
    Ｌ，Ｐ1ＬＡ，Ｐ1ＬＢ）の少なくともひとつが入力（Ｖ
    IN）と接続されたゲート制御ノードを有し、 電流強化制御回路（Ｉ3、Ｉ4）は、入力（ＶIN）と電流
    強化第二プルアップトランジスタ（Ｐ1Ｅ）のゲート制
    御ノードとの間につながり、 前記制御回路（Ｉ3,Ｉ4）はスイッチ速度を増加させる
    ため出力ノード（ｍ1）においてＬＨ遷移時に強いソー
    ス電流（ＩSE）を伝送するよう第二プルアップトランジ
    スタ（Ｐ1Ｅ）がＯＮし、 出力ノード（ｍ1）において低い静電位レベルのデータ
    信号（Ｌ）の間スタティック電流（ＩCCT）を制限する
    ため第三プルアップトランジスタ（Ｐ1Ｅ）をＯＦＦさ
    せるように構成されていて、 前記電流強化制御回路は、第二プルアップトランジスタ
    （Ｐ1Ｅ）を動作させるため実質上第一、第二プルアッ
    プトランジスタ（Ｐ1Ｒ，Ｐ1Ｅ）と協調して動く比較的
    小さいチャネル幅を持つ相補形ＰＭＯＳ及びＮＭＯＳト
    ランジスタ（Ｐ3，Ｎ3；Ｐ4，Ｎ4）から順に成る、少な
    くともひとつのインバータＣＭＯＳステージから成る、 ところの入力バッファー回路。
  23. 【請求項２３】 電流強化制御回路の相補形ＰＭＯＳ
    及びＮＭＯＳトランジスタ（Ｐ3，Ｎ3；Ｐ4，Ｎ4）は、
    入力（ＶIN）において比較的高い第二しきい値電圧レベ
    ルで電流強化第二プルアップトランジスタ（Ｐ1Ｅ）を
    スイッチさせるようにえらばれた、ＰＭＯＳとＭＮＯＳ
    のチャネル幅比によって形成されていて、 さらに、プルダウン回路（Ｎ1）は、入力（ＶIN）にお
    いて比較的低い第一しきい値電圧レベルのときに出力ノ
    ード（ｍ1）でデータ信号電位レベルをスイッチするた
    めに第一、第三プルアップトランジスタ（Ｐ1Ｒ，Ｐ1
    Ｌ）とともに入力（ＶIN）に接続された比較的大きいチ
    ャネル幅をもったプルダウントランジスタ（Ｎ1Ｌ）か
    ら成る、 ところの請求項２２の入力バッファー回路。
  24. 【請求項２４】 それぞれのトランジスタのチャネル
    幅の寸法及び相補形ＣＭＯＳトランジスタのチャネル幅
    の寸法の比は、第一しきい値電圧レベルがＴＴＬスイッ
    チングしきい値電圧レベル（ＶTTL）を構成するよう
    に、 また第二しきい値電圧レベルがＣＭＯＳスイッチングし
    きい値電圧レベル（ＶTCMOS）を構成するように選ばれ
    ている、 ところの請求項２３の入力バッファー回路。
  25. 【請求項２５】 ＣＭＯＳプルダウン回路（Ｎ1）
    は、比較的大きなチャンネル幅のＮＭＯＳトランジスタ
    （Ｎ1Ｌ）から成り、 さらに第一、第二、及び少なくとも一つの電流が合流す
    るプルダウントランジスタ（Ｐ1Ｒ，Ｐ1Ｅ，Ｐ1Ｌ，Ｐ1
    ＬＡ，Ｐ1ＬＢ）がＴＴＬ第一しきい値電圧レベルを確
    立するためのチャネル幅の歪み比のためにプルダウント
    ランジスタ（Ｎ1Ｌ）のチャネル幅より実質的に小さい
    効果的チャネル幅のプルアップ回路（Ｐ1）と等価回路
    であるように選ばれている、 ところの請求項２４の入力バッファー回路。
JP05080015A 1992-02-18 1993-02-18 大ダイナミック電流と小スタティック電流のための二重しきい値電圧を有するｔｔｌからｃｍｏｓへ移行する入力バッファー回路 Expired - Fee Related JP3120920B2 (ja)

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