FR2687518A1 - Circuit de tampon d'entree de conversion ttl-cmos avec double seuil pour courant dynamique eleve et courant statique faible. - Google Patents

Abstract

un circuit de tampon d'entrée de conversion TTL-CMOS reçoit des signaux de données d'entrée TTL au niveau d'une entrée (VI N ) et délivre des signaux de données CMOS au niveau d'une sortie (VO U T ). Le circuit est pourvu d'un premier étage avec un circuit de polarisation au niveau haut (P1) et un circuit de polarisation au niveau bas (N1). Un circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage (P1R, P1L, N1L) commute à un niveau de tension de seuil relativement bas. Un circuit d'augmentation de polarisation au niveau haut (P1E, I3, I4) commute à un deuxième niveau de tension de seuil relativement plus élevé. Le circuit d'augmentation de polarisation au niveau haut (P1E, I3, I4) commute du courant statique (IC T ) à travers le noeud de sortie (m1) au deuxième niveau de tension de seuil relativement plus élevé afin de réduire le courant statique (IC C T ) pendant un signal de données de niveau de potentiel bas statique (BAS) au noeud de sortie (m1).

Description

Cette invention se rapporte à un nouveau circuit de tampon d'entrée ayant

une entrée destinée à recevoir des signaux de données à des niveaux de potentiel haut et bas de logique TTL et une sortie destinée à délivrer des signaux de données à des niveaux de potentiel haut et bas de logique CMOS L'invention procure un premier étage étendu avec un courant de polarisation au niveau haut dynamique augmenté pendant les transitions BAS-HAUT au niveau d'un noeud de sortie intermédiaire en réponse aux transitions HAUT-BAS au niveau de l'entrée de façon à augmenter la vitesse de commutation L'invention réduit également le courant statique ICCT en limitant le courant de polarisation au niveau haut à travers le premier étage pendant un signal de données de niveau de potentiel haut stabilisé HAUT à l'entrée et un signal de données de niveau de potentiel bas stabilisé correspondant BAS au noeud de sortie intermédiaire L'étage d'entrée étendu commute des niveaux de tension de signal de données à un premier niveau de tension de seuil TTL plus bas et commute le courant de polarisation au niveau haut d'augmentation à un deuxième niveau de tension de seuil spécifié plus élevé Dans le premier étage étendu, le courant de.-polarisation-au niveau haut est commandé depuis l'entrée par un réseau de plusieurs transistors de polarisation au niveau haut reliés en parallèle et en série Les paramètres de circuit de tampon d'entrée à double seuil peuvent être dimensionnés et programmés en fonction de l'application du circuit. Un circuit de tampon d'entrée de conversion TTL-CMOS de l'état de la technique composé de premier et deuxième étages d'inverseur CMOS est illustré sur la figure 1 Le premier étage d'inverseur Pl, Ni est relié entre l'entrée VIN et un noeud de sortie intermédiaire ml Le deuxième étage d'inverseur P 2, N 2 est relié entre le noeud intermédiaire ml et la sortie VOUT Les étages d'inverseur Pl, Ni et P 2, N 2 sont reliés entre des pistes d'alimentation à potentiel haut et bas VCCQ et GNDQ La tension de piste d'alimentation à potentiel haut de VCCQ, par exemple de 5 volts, et la tension de piste d'alimentation de potentiel bas GNDQ de par exemple O volt, représentent les niveaux de potentiel haut et bas de logique CMOS. Des signaux de données de niveau de potentiel haut et bas TTL, de manière typique de 2 à 2,4 volts pour les signaux hauts et de 0, 4 à 0,8 volts pour les signaux bas sont appliqués à l'entrée VIN Le rapport des largeurs de canal respectif du transistor PMOS de polarisation au niveau haut Pl et du transistor NMOS de polarisation au niveau bas Nl du premier étage d'inverseur est décalé afin de procurer un niveau de tension de seuil de commutation TTL à l'entrée VIN de typiquement 1,5 volts Afin d'obtenir cette tension de seuil de commutation TTL, le rapport des largeurs de canal

Pl/Nl est typiquement de 1/4.

Une transition HAUT-BAS pour un signal de données de niveau de potentiel haut TTL HAUT à l'entrée VIN rend passant le transistor NMOS de polarisation au niveau bas Nl afin d'amener un signal de données de potentiel bas BAS au noeud de sortie intermédiaire ml Le signal de potentiel haut TTL HAUT n'est cependant pas suffisamment élevé pour bloquer totalement le transistor PMOS de polarisation au niveau haut Pl, ce qui amène un courant statique indésirable ou courant de dissipation ICCT à s'écouler à travers Pl et Nl pendant un signal de données de potentiel bas stabilisé BAS au noeud intermédiaire ml Le transistor Pl est par conséquent dimensionné avec une largeur de canal faible afin de limiter à un niveau spécifié acceptable le courant statique de dissipation de puissance indésirable ICCT* Des valeurs typiques de largeur de canal de Pl/Nl sont, par exemple, de 25 micromètres/100 micromètres pour la même longueur de canal Bien que cette largeur de canal Pl de faible taille et de rapport décalé limite le courant statique ICCT à un niveau spécifié, il ralentit la transition BAS-HAUT d'un niveau de potentiel bas à élevé au noeud de sortie intermédiaire ml Des signaux de données atteignent des niveaux de tension de piste d'alimentation logique CMOS de O volt et 5 volts au noeud intermédiaire ml mais avec une vitesse réduite et avec une dissipation de puissance indésirable. Le noeud intermédiaire ml attaque le deuxième étage d'inverseur CMOS P 2, N 2 qui est choisi de façon à avoir des largeurs de canal dans une plage de rapport standard de par exemple 1/1 à 1/2 Des valeurs d'exemples de largeurs de canal de P 2, N 2 sont par exemple 150 micromètres/150 micromètres pour la même longueur de canal Le deuxième étage d'inverseur CMOS P 2, N 2 avec des largeurs de canal de rapport standard commute à la tension de seuil CMOS de 2,5 volts par exemple et termine la conversion non décalée des signaux de données de niveau de potentiel bas et élevé de logique CMOS à la sortie VOUT Les signaux de sortie en VOUT sont disponibles pour

attaquer d'autres circuits CMOS ou BICMOS.

C'est par conséquent un but de la présente invention que de surmonter la limitation de passage de courant de polarisation au niveau haut d'un transistor de polarisation au niveau haut de premier étage d'inverseur à largeur de canal réduite dans des circuits de tampon d'entrée de conversion TTL-CMOS Un but de l'invention est de procurer un courant de polarisation au niveau haut dynamique augmenté pendant les transitions BAS-HAUT au noeud de sortie intermédiaire en réponse aux transitions HAUT-BAS à l'entrée de façon à

augmenter la vitesse de commutation.

Dans le même temps, un autre but de l'invention est de limiter le courant de polarisation au niveau haut à travers le premier étage d'inverseur pendant des signaux de données à potentiel bas stabilisé BAS au noeud de sortie ir ermédiaire afin de se conformer aux spécifications de courarnt statique

ICCT réduit.

Afin d'obtenir ces résultats, l'invention prévoit un nouveau circuit de tampon d'entrée avec un premier étage ou étage d'entrée étendu Le premier étage est construit de façon à procurer des seuils de tension de commutation d'entrée doubles au niveau de l'entrée Le circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage commute à un premier niveau de tension de seuil relativement bas Un circuit d'augmentation de polarisation au niveau haut commute à un deuxième niveau de tension de seuil

relativement plus élevé.

Selon la forme de réalisation d'exemple préférée de l'invention, le circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage du premier étage étendu est construit de façon à commuter du courant dynamique au niveau d'un noeud de sortie ml au premier niveau de tension de seuil relativement bas pour des transitions de signal de données entre des niveaux de potentiel haut et bas au noeud de sortie Le circuit d'augmentation de polarisation au niveau haut est construit de façon à commuter le courant statique ICCT à travers le noeud de sortie intermédiaire ml au deuxième niveau de tension de seuil relativement plus élevé afin de réduire le courant statique ICCT pendant un signal de données de niveau de potentiel bas statique au noeud de sortie ml Le premier niveau de tension de seuil relativement bas est choisi de façon à être sensiblement à un seuil de commutation d'entrée TTL alors que le deuxième niveau de tension de seuil relativement plus élevé est choisi de façon à être

sensiblement à un seuil de commutation d'entrée CMOS.

Au sens large, l'invention procure ainsi un nouveau procédé d'adaptation de signaux de données d'entrée à l'entrée d'un circuit de tampon d'entrée ayant un circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage relié à un noeud de sortie Les étapes du procédé comprennent la commutation du circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie du premier étage à un premier niveau de tension de seuil relativement bas, et la commutation d'un circuit d'augmentation de polarisation au niveau haut à un deuxième niveau de tension de seuil relativement plus élevé. Le procédé préféré prévoit une commutation de courant dynamique au noeud de sortie au premier niveau de tension de seuil pour des transitions de signal de données au noeud de sortie et une commutation de courant statique au noeud de sortie au deuxième niveau de tension de seuil afin de réduire le courant statique ICCT Le circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage peut être réalisé de façon à commuter à un premier niveau de tension de seuil de commutation d'entrée TTL et le circuit d'augmentation de polarisation au niveau haut peut être construit de façon à commuter à un deuxième niveau

de tension de seuil de commutation d'entrée CMOS.

Dans l'exemple préféré, l'invention prévoit un circuit de tampon d'entrée de conversion TTL-CMOS avec un circuit de polarisation au niveau haut étendu de premier étage Pl comprenant un premier transistor PMOS de polarisation au niveau haut de limitation de courant statique à largeur de canal relativement faible et un deuxième transistor de polarisation au niveau haut d'augmentation du courant dynamique conduisant un courant relativement important Les premier et deuxième transistors de polarisation au niveau haut ont des passages principaux de courant reliés en parallèle à une piste d'alimentation à potentiel haut Un troisième transistor PMOS de polarisation au niveau haut d'addition de courant de polarisation au niveau haut est relié au noeud de sortie intermédiaire en série avec les premier et deuxième transistors de polarisation au niveau haut reliés en parallèle Les premier, deuxième et troisième transistors de polarisation au niveau haut sont reliés au circuit de tampon

d'entrée afin de fonctionner sensiblement en phase.

Selon l'invention, les premier et troisième transistors de polarisation au niveau haut ont des noeuds de grille de commande reliés à l'entrée et forment une partie du circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage L'invention procure également un circuit de commande de réduction de courant statique et d'augmentation de courant dynamique relié entre l'entrée et un noeud de grille de commande du deuxième transistor de polarisation au niveau haut d'augmentation de courant Le circuit de commande est construit de façon à rendre passant le deuxième transistor de polarisation au niveau haut afin de délivrer un courant de source augmenté pendant une transition BAS-HAUT au noeud de sortie intermédiaire ml de façon à augmenter la vitesse de commutation Le circuit de commande bloque également le deuxième transistor de polarisation au niveau haut pendant un signal de données de niveau de potentiel bas statique BAS au noeud de sortie intermédiaire ml afin de réduire le courant statique ICCT Dans l'exemple préféré, le circuit de commande de réduction de courant statique et d'augmentation de courant dynamique est procuré par des premier et deuxième étages CMOS d'inversion Les étages d'inversion de circuit de commande sont composés de transistors PMOS et NMOS complémentaires à faible largeur de canal pour un fonctionnement rapide du deuxième transistor de polarisation au niveau haut sensiblement en phase avec les premier et deuxième transistors de polarisation au niveau haut Les largeurs de canal des transistors PMOS et NMOS complémentaires des étages d'inversion de circuit de commande sont réalisées avec des rapports de largeur de canal PMOS et NMOS choisis afin de commuter le deuxième transistor de polarisation au niveau haut d'augmentation de courant de façon à commander un courant statique à un deuxième niveau de tension de seuil relativement

plus élevé à l'entrée.

Le circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie d'étage d'entrée comprend un circuit de polarisation au niveau bas qui est procuré par un transistor de polarisation au niveau bas à largeur de canal relativement importante Le transistor de polarisation au niveau bas à largeur de canal importante est relié à l'entrée avec les premier et troisième transistors de polarisation au niveau haut afin de commuter du courant dynamique de façon à effectuer une transition du niveau de potentiel de signal de données au noeud de sortie intermédiaire ml à un premier

niveau de tension de seuil relativement faible.

Une caractéristique du premier étage à tension de seuil double ou étage d'entrée du circuit de tampon d'entrée de l'invention est que le courant de polarisation au niveau haut d'augmentation à travers le deuxième transistor de polarisation au niveau haut est commandé séparément de la commutation des niveaux de tension de signal de données La largeur de canal ou la capacité de conduction de courant du deuxième transistor de polarisation au niveau haut d'augmentation de courant dynamique est sensiblement plus grande que la largeur de canal du premier transistor de

polarisation au niveau haut de limitation de courant statique.

Lors du blocage total du deuxième transistor de polarisation au niveau haut, le courant statique ICCT à travers le premier transistor de polarisation au niveau haut est par conséquent limité à un niveau spécifié acceptable La largeur de canal du troisième transistor de polarisation au niveau haut est plus grande que celle du premier ou bien du deuxième transistor de polarisation au niveau haut afin de combiner le courant de polarisation au niveau haut limité et augmenté pendant des

transitions BAS-HAUT au noeud de sortie intermédiaire ml.

Selon l'invention, les premier, deuxième et troisième transistors de polarisation au niveau haut du premier étage d'inversion de circuit de tampon d'entrée sont choisis de façon à procurer une largeur de canal effective ou une capacité de transport de courant de circuit de polarisation au niveau haut équivalent Pl sensiblement inférieure à la largeur de canal ou la capacité de transport de courant du circuit de transistor de polarisation au niveau bas de premier étage Ni Ce rapport décalé de la largeur de canal de polarisation au niveau haut effective sur la largeur de canal de polarisation au niveau bas, de l'ordre par exemple de 1/4, procure le premier niveau de tension de seuil de commutation TTL souhaité à l'entrée pour la commutation de courant dynamique de façon à effectuer une transition des niveaux de tension de signal de données à 1,5 volts par exemple Dans le même temps, les rapports de largeur de canal des transistors complémentaires PMOS et NMOS des étages d'inverseur de circuit de commande sont choisis de façon à commuter le courant de polarisation au niveau haut d'augmentation dynamique à travers le deuxième transistor de polarisation au niveau haut à un niveau de tension de seuil de commutation spécifié plus élevé dans la plage par exemple de

2,5 à 3,4 volts de façon à commander le courant statique.

Un avantage de cet étage d'inversion d'entrée selon l'invention est que le deuxième transistor de polarisation au niveau haut d'augmentation de courant procure un courant de polarisation au niveau haut sensiblement augmenté pour les transitions BAS-HAUT au noeud de sortie intermédiaire en réponse aux transitions HAUT-BAS à l'entrée avec une vitesse de commutation accrue Dans le même temps, le premier transistor de polarisation au niveau haut de limitation de courant statique limite le courant statique pendant des signaux de niveau de potentiel bas stabilisé BAS au noeud de sortie intermédiaire à une spécification de circuit

acceptable.

Une autre caractéristique de l'invention est que le rapport de largeur de canal effective pour le circuit de polarisation au niveau haut d'étage d'entrée Pl par rapport au circuit de polarisation au niveau bas Ni fonctionne approximativement à une valeur de rapport décalée standard de

1/4 pendant une commutation dynamique d'une transition BAS-

HAUT au noeud de sortie intermédiaire en réponse à une transition HAUTBAS à l'entrée En outre, les valeurs absolues des largeurs de canal effectives peuvent être sensiblement plus grandes, par exemple quatre fois plus grandes que les dimensions de canal absolues d'un étage d'inverseur d'entrée conventionnel, pour une réduction substantielle du temps de propagation et une augmentation substantielle de la vitesse de commutation Toutefois, pendant un signal de données de niveau de potentiel bas stabilisé BAS au noeud de sortie intermédiaire, le rapport des largeurs de canal effectives du circuit de polarisation au niveau haut de l'étage d'entrée sur le circuit de polarisation au niveau bas fonctionne dans une plage de rapport sensiblement plus faible de par exemple 1/8 à 1/16 afin de supprimer le courant statique ICCT de façon à

répondre aux spécifications de circuit requises.

Un avantage de l'invention est que les dimensions de canal respectives et les rapports de largeur de canal des transistors CMOS d'étage d'entrée de circuit de tampon d'entrée peuvent être dimensionnés et choisis afin de programmer une large plage de paramètres de fonctionnement de circuit en fonction de l'application du circuit Par exemple, les premier et deuxième niveaux de tension de seuil double peuvent être programmés en fonction des rapports de largeur de canal choisis pour des paires complémentaires de transistors PMOS et NMOS et les rapports de canal effectifs ou équivalents des circuits de polarisation au niveau haut et de polarisation au niveau bas d'étage d'entrée Pl, Nl Par ailleurs, les tailles en valeur absolue des dimensions de canal peuvent être choisies afin d'obtenir la commande de courant de polarisation au niveau haut et au niveau bas, le temps de propagation et la

vitesse de commutation souhaités.

Dans une variante de réalisation de l'invention, la fonction du troisième transistor de polarisation au niveau haut d'addition de courant de polarisation au niveau haut est divisée entre des troisième et quatrième transistors PMOS de polarisation au niveau haut d'addition de courant Le troisième transistor de polarisation au niveau haut est relié en série au deuxième transistor de polarisation au niveau haut d'augmentation de courant Le quatrième transistor de polarisation au niveau haut est relié en série au premier transistor de polarisation au niveau haut de limitation de courant statique Les troisième et quatrième transistors de polarisation au niveau haut d'addition de courant de polarisation au niveau haut sont reliés à des passages principaux de courant en parallèle au noeud de sortie ml du premier étage étendu Un avantage de cet agencement de circuit est qu'il réduit la capacitance du noeud entre le premier transistor de polarisation au niveau haut et le quatrième transistor de polarisation au niveau haut d'addition pour une

vitesse de commutation dynamique plus élevée.

L'invention est applicable à la fois à des circuits

CMOS et à des circuits combinés bipolaires et CMOS (BICMOS).

Des variantes de réalisation sont décrites à la fois pour des

circuits CMOS et BICMOS.

D'autres buts, caractéristiques et avantages de

l'invention apparaîtront à la lecture de la description

suivante et des dessins annexés.

La figure 1 est un schéma d'un circuit de tampon

d'entrée de conversion TTL-CMOS de l'état de la technique.

La figure 2 est un schéma détaillé d'un circuit de

tampon d'entrée de conversion TTL-CMOS selon l'invention.

La figure 2 A est un schéma simplifié du circuit de

tampon d'entrée de conversion TTL-CMOS de la figure 2.

La figure 3 est un graphique comparant le temps de

propagation pour les circuits des figures 1 et 2.

La figure 4 est un graphique comparant les niveaux de tension de seuil de commutation d'entrée pour des valeurs 1 1 de courant statique ICCT pour les circuits des figures 1 et 2, incluant la comparaison avec le circuit de la figure 1 pour des valeurs de largeur de canal différentes pour le transistor

PMOS de circuit de polarisation au niveau haut.

La figure 5 est un schéma partiel d'une modification de circuit BICMOS du circuit de tampon d'entrée des figures 2 et 2 A en remplaçant le deuxième transistor PMOS de polarisation au niveau haut Pl E d'augmentation de courant par un transistor bipolaire NPN Pi E. La figure 6 est un schéma partiel d'une autre modification de circuit BICMOS du circuit de tampon d'entrée des figures 2 et 2 A en remplaçant le deuxième transistor PMOS de polarisation au niveau haut d'augmentation de courant dynamique Pi E par un transistor bipolaire PNP Pl E. La figure 7 est une schéma partiel représentant une variante de modification de circuit du circuit de tampon d'entrée des figures 2 et 2 A dans laquelle la fonction du troisième transistor de polarisation au niveau haut d'addition de courant de polarisation au niveau haut Pi L est divisée en troisième et quatrième transistors de polarisation au niveau haut d'addition de courant de polarisation au niveau haut PILA

et Pl LB reliés en parallèles.

Un circuit de tampon d'entrée de conversion TTL-CMOS selon l'invention est illustré sur la figure 2, avec un schéma de circuit équivalent simplifié représenté sur la figure 2 A. Le circuit de transistor de polarisation au niveau haut Pl pour l'étage d'inverseur d'entrée Pi, NI a été remplacé par un réseau complexe de plusieurs transistors de polarisation au niveau haut PMOS PIR, Pl E, Pi L reliés en parallèle et en série Un premier transistor de polarisation au niveau haut de limitation de courant statique Pl R et un deuxième transistor de polarisation au niveau haut d'augmentation de courant Pi E sont reliés avec leurs passages principaux de courant en parallèle à la piste d'alimentation de potentiel haut VCCQ Un troisième transistor de polarisation au niveau haut d'addition de courant de polarisation au niveau haut Pi L est relié au noeud de sortie intermédiaire ml à partir du premier étage d'inverseur avec son passage principal de courant en série avec les transistors reliés en parallèle Pl R, Pi E. Les noeuds de grille de commande du premier transistor de polarisation au niveau haut de limitation de courant statique Pl R et du troisième transistor de polarisation au niveau haut de combinaison de courant de source PIL sont reliés directement à l'entrée de niveau de tension de signal de données TTL VIN Les transistors de polarisation au niveau haut Pl R et Pi L forment avec le transistor de polarisation au niveau bas Ni L le circuit de polarisation au niveau haut et de polarisation au niveau bas

de sortie de premier étage.

Le noeud de grille de commande du troisième transistor de polarisation au niveau haut d'augmentation de courant de polarisation au niveau haut Pl E est relié à l'entrée VIN par l'intermédiaire d'un circuit de commande I 3, I 4 décrit par la suite Le circuit de commande rend passant le deuxième transistor de polarisation au niveau haut Pl E pendant une transition BAS-HAUT au noeud de sortie intermédiaire ml et maintient le transistor Pi E passant pendant un signal de données haut stabilisé HAUT au noeud ml Le transistor de polarisation au niveau haut Pl E et les étages d'inverseur de circuit de commande I 3, I 4 forment le circuit d'augmentation

de polarisation au niveau haut de première étage.

Le premier transistor de polarisation au niveau haut Pl R a une largeur de canal relativement faible comparable au transistor de polarisation au niveau haut Pl du circuit de l'état de la technique de la figure 1, par exemple 25 micromètres, et génère uniquement un courant de source limité ISR afin de limiter le courant statique consécutif ICCT Du fait que le noeud de grille de commande est relié directement à l'entrée VIN, il n'est pas polarisé au niveau haut à la tension de piste d'alimentation de potentiel haut CMOS VCCQ lorsqu'un signal de données haut de logique TTL est appliqué à l'entrée VIN Le blocage partiel a pour résultat un courant statique ICCT à travers le premier transistor de polarisation au niveau haut Pi R. Le transistor de polarisation au niveau haut d'augmentation de courant en parallèle Pi E est pourvu d'une largeur de canal relativement importante, par exemple 175 micromètres, afin de générer un courant de source d'augmentation relativement important ISE de façon à augmenter le courant de source Avec un signal de niveau de potentiel bas BAS à l'entrée VIN, Pi E est près à délivrer du courant En réponse à une transition HAUT-BAS à l'entrée VIN, Pl E génère le courant de source augmenté important et accélère la transition BAS-HAUT au noeud de sortie intermédiaire ml Le troisième transistor de polarisation au niveau haut de courant de source Pi L relié en série est pourvu d'une largeur de canal suffisamment importante, par exemple 200 micromètres, afin de recevoir et combiner le courant de source limité ISE et le courant de source d'augmentation ISE de façon à délivrer un courant de polarisation au niveau haut augmenté important ISL

au noeud de sortie intermédiaire ml.

Le circuit de polarisation au niveau bas Ni est procuré par un transistor de polarisation au niveau bas NMOS de largeur de canal relativement importante Ni L Les transistors des circuits de polarisation au niveau haut et de polarisation au niveau bas Pi, Ni sont dimensionnés l'un par rapport à l'autre comme suit La largeur de canal équivalente du circuit de polarisation au niveau haut du réseau de transistor de polarisation au niveau haut Pl R, Pi E, Pi L lorsque tous les transistors de polarisation au niveau haut sont conducteurs est choisie de façon à procurer un rapport d'étage d'entrée de la largeur de canal de circuit de polarisation au niveau haut équivalente sur la largeur de canal du transistor de polarisation au niveau bas Ni L de 1/4 par exemple Ceci établit le niveau de tension de seuil de commutation TTL souhaité à l'entrée VIN d'approximativement 1,5 volts Dans l'exemple résumé dans le tableau 1, la largeur de canal de circuit de polarisation au niveau haut équivalente du réseau de polarisation au niveau haut Pl R, Pl E, Pl L est de 100 micromètres alors que la largeur de canal du transistor de

polarisation au niveau bas NIL est de 400 micromètres.

I 1 est évident que le circuit des figures 2 et 2 A permet des circuits de polarisation au niveau haut et de polarisation au niveau bas Pi, NI de largeur de canal sensiblement plus importante que le circuit de l'état de la technique de la figure 1 Dans l'exemple du tableau 1, la capacité de commande de courant de l'étage inverseur d'entrée est quatre fois celle du circuit de la figure 1 pour un capacité de charge de sortie plus importante et une vitesse de

commutation plus rapide.

Pendant un signal de données de potentiel bas stabilisé BAS au noeud de sortie intermédiaire ml en réponse à un signal de données de potentiel haut TTL à l'entrée VIN, le deuxième transistor de polarisation au niveau haut d'augmentation de courant dynamique Pl E est totalement bloqué comme cela est décrit ci-après, de sorte qu'un courant statique indésirable est limité au transistor de polarisation au niveau haut de largeur de canal de 25 micromètres Pl R Un courant statique indésirable est par conséquent limité aux mêmes spécifications que le circuit de la figure 1 Le rapport de largeur du canal effective des circuits de polarisation au niveau haut et de polarisation au niveau bas Pl, NI pour le circuit de la figure 2 est par conséquent de 1/16 dans des conditions de courant statique Le fonctionnement du circuit de commande I 3, I 4 afin d'obtenir ce résultat est décrit en se

référant à l'exemple du tableau 1.

Tableau 1 Largeurs de canal de transistor en micromètres Pl R 25 micromètres PIE 175

micromètres PFL 200 micromètres Ni L 400 micromètres P 3 20 micromètres N 3 6 micromètres P 4 6 à 12 micromètres N 4 6 à 12 micromètres P 2 150 micromètres N 2 150 micromètres Le circuit de commande au noeud de grille du transistor PMOS PFE se compose de deux étages inverseurs I 3, I 4 L'étage inverseur I 3 comporte une paire de transistors CMOS complémentaires P 3, N 3 et l'étage d'inverseur I 4 comporte des transistors CMOS complémentaires P 4, N 4 Les tailles de largeur de canal absolues des transistors CMOS d'étage d'inverseur P 3, N 3, P 4, N 4 sont faibles pour une commutation rapide de sorte que le deuxième transistor de polarisation au niveau haut d'augmentation Pl E fonctionne sensiblement en phase avec les premier et troisième transistors de polarisation au niveau haut Pl R, FîL qui sont reliés directement à l'entrée VIN Toutefois, le rapport des largeurs de canal respectives des transistors CMOS complémentaires du circuit de commande P 3/N 3 est choisi de façon à procurer un deuxième niveau de tension de seuil de commutation plus élevé pour la commutation à l'état passant et à l'état bloqué du deuxième transistor de polarisation au niveau haut PFE et du courant de polarisation au niveau haut d'augmentation dynamique ISE Dans l'exemple du tableau 1, le rapport de largeur de canal pour P 3/N 3 est décalé afin d'établir un deuxième niveau de tension de seuil à l'entrée dans la plage de 2,5 à 3,4 volts par exemple Les niveaux de tension de signal de données au noeud d'entrée VIN et au noeud de sortie VOUT sont ainsi commutés à la première tension de seuil inférieure TTL d'approximativement 1,5 volts alors que le courant d'augmentation de polarisation au niveau haut à travers le deuxième transistor de polarisation au niveau haut Pi E est commuté à la deuxième tension de seuil supérieure CMOS

d'approximativement 2,5 à 3,4 volts.

Avec une transition de signal de données bas vers haut BAS-HAUT à l'entrée VIN, le transistor NMOS de polarisation au niveau bas de grande taille Nl L devient passant et lance la transition du signal de données haut vers bas HAUT-BAS au noeud de sortie intermédiaire ml et la transition de signal de données bas vers haut finale BAS-HAUT au niveau de la sortie VOUT La commutation se produit au premier niveau de tension de seuil de commutation TTL relativement bas d'approximativement 1,5 volts comme cela est illustré sur le graphique de la figure 4 Lorsque le transistor de polarisation au niveau bas Ni L devient passant, il y a un saut de courant statique ICCT jusqu'à une crête maximum du fait que le réseau de transistors de polarisation au niveau haut Pl R, Pl E, Pi L du circuit de polarisation au niveau haut Pl est toujours passant depuis la condition de signal de données bas précédent BAS à l'entrée VIN Lorsque le niveau de tension à l'entrée augmente, les premier et troisième transistors de polarisation au niveau haut Pl R, PFL ayant des noeuds de grille reliés directement à l'entrée VIN commencent à devenir bloqués en réduisant le courant de dissipation ICCT comme cela est représenté sur le graphique de

la figure 4.

Lorsque le niveau de tension de signal de données à l'entrée VIN augmente jusqu'à un deuxième niveau de tension de seuil de commutation CMOS relativement plus élevé, les étages d'inverseurs de circuit de commande I 3, I 4 bloquent le deuxième transistor de polarisation au niveau haut d'augmentation de courant PFE Le transistor PMOS P 4 d'étage d'inverseur I 4 polarise au niveau haut le noeud de grille du transistor de polarisation au niveau haut d'augmentation de courant dynamique PFE à la tension de niveau de potentiel haut CMOS de la piste d'alimentation de potentiel haut VCCQ de sorte qu'il est totalement bloqué Aucun courant statique ne passe à travers le transistor Pl E Il y a une chute finale du courant statique ICCT comme cela est représenté sur le graphique de la figure 4 jusqu'au niveau minimum acceptable de courant statique passant à travers le premier transistor de polarisation au niveau haut Pl R La dimension de largeur de canal du transistor de polarisation au niveau haut de limitation de courant statique Pl R peut par conséquent être

choisie de façon à répondre à la spécification du circuit.

Le graphique de la figure 4 permet une comparaison du courant de dissipation ICCT du nouveau circuit de la figure 2 avec le circuit de l'état de la technique de la figure 1 A des fins de mesure et d'essai d'I Cc T standardisé, un signal de niveau de potentiel haut HAUT de 3,4 volts est appliqué à l'entrée VIN pour la mesure d'Ic CT représentée sur le graphique de la figure 4 Les résultats pour le circuit de la figure 1 sont représentés avec deux valeurs de dimension de largeur de canal différentes pour le transistor de polarisation au niveau haut d'étage d'entrée Pl Il en ressort que le circuit de la figure 2 combine l'avantage du courant de commutation dynamique important permis par un circuit de polarisation au niveau haut de dimension de largeur de canal relativement importante Pl ( 100 micromètres) avec les avantages d'un courant statique limité comparable à un circuit de polarisation de dimension de largeur de canal faible Pl ( 25 micromètres) Une composante faible additionnelle IPRE de ICCT qui passe à travers l'étage inverseur I 3 est également

représentée sur le graphique de la figure 4.

Une comparaison des temps de propagation pour les circuits respectifs des figures 1 et 2 est représentée sur le graphique de la figure 3 Le circuit de la figure 2 commence et termine les transitions de commutation de signal de données à des intervalles de temps réduits avec une augmentation de la vitesse de commutation d'approximativement 10 % Ceci est obtenu avec la commande de courant dynamique augmentée équivalente à un rapport de dimension de canal du circuit de polarisation du niveau haut Pl sur le circuit de polarisation au niveau bas NI d'approximativement 100/400, quatre fois

supérieur au circuit de l'état de la technique de la figure 1.

Le courant statique ICCT est limité là encore au même niveau que le transistor de polarisation au niveau haut de dimension

de canal faible Pl dé la figure 1.

Les valeurs absolues des dimensions de canal, et les rapports de largeur de canal des paires de transistors CMOS peuvent être dimensionnés et programmés afin d'obtenir les performances de courant dynamique et de courant statique exigées pour une application de circuit particulière un exemple de circuit de tampon d'entrée ayant un étage d'entrée avec une commande de courant dynamique encore plus grande avec le même courant statique limité ICCT est exposé dans le

tableau 2.

Tableau 2

Valeurs des largeurs de canal en micromètres PFR 25 micromètres Pl E 375 micromètres PIL 400 micromètres NIL 800 micromètres Il est à noter que, dans le circuit des figures 2 et 2 A, les circuits de polarisation au niveau haut et de polarisation au niveau bas de premier étage Pl, NI, et le deuxième étage P 2, N 2, sont reliés à des pistes d'alimentation

de potentiel haut et bas séparées VCCQ, VC Cp, et GNDQ, GNDP.

Ces pistes d'alimentation séparées sont optionnelles et procurent une isolation au bruit entre les étages d'entrée et de sortie Les pistes d'alimentation peuvent être totalement séparées En variante, une séparation relative des pistes d'alimentation "calmes" (VCCQ, GNDQ) et "bruyantes" (VCCP, GNDP) peut être prévue en utilisant par exemple des cadres divisés comme cela est décrit dans le brevet US numéro

5.065 224 délivré le 12 novembre 1991.

Le circuit de tampon d'entrée CMOS des figures 2 et 2 A peut être modifié pour des applications de circuit BICMOS incorporant à la fois des transistors CMOS et bipolaires Dans l'exemple de la figure 5, le deuxième transistor de polarisation au niveau haut d'augmentation de courant Pi E est

remplacé par un transistor bipolaire NPN Pi E (NPN).

L'utilisation d'un transistor bipolaire NPN Pl E (NPN) permet l'élimination de l'un des étages d'inverseur I 4 du circuit de

commande I 3, I 4 comme cela est représenté sur la figure 5.

Tous les autres éléments du circuit de tampon d'entrée de la figure 2 A restent les mêmes Du fait que le transistor bipolaire NPN Pl E (NPN) est bloqué en réponse à un signal de données de niveau de potentiel bas au noeud de base, il fonctionne en phase avec les premier et troisième transistors de polarisation au niveau haut PMOS Pl R, Pl L avec seulement un

unique étage d'inverseur de circuit de commande I 3.

Dans l'exemple de modification du circuit BICMOS de la figure 6, le deuxième transistor de polarisation au niveau haut d'augmentation de courant PMOS Pl E est remplacé par un transistor bipolaire PNP Pi E (PNP) Le transistor bipolaire PNP est analogue sur le plan de la logique de fonctionnement à un transistor PMOS et devient passant en réponse à un signal de données de niveau de potentiel bas au noeud de base Les deux étages d'inverseur du circuit de commande I 3, I 4 sont par conséquent conservés pour le fonctionnement du transistor bipolaire PNP Pl E (PNP) en phase avec les premier et troisième transistors de polarisation au niveau haut PMOS Pl R, PFL Les parties restantes du circuit de la figure 6 sont les mêmes que le circuit de tampon d'entrée de la figure 2 A Une autre modification de circuit BICMOS du circuit de tampon d'entrée est celle dans laquelle les transistors CMOS de deuxième étage ou étage de sortie P 2, N 2 peuvent être remplacés par des transistors de polarisation au niveau haut et de polarisation

au niveau bas bipolaires.

Une variante de réalisation du circuit de tampon d'entrée des figures 2 et 2 A est illustrée dans le schéma partiel de la figure 7 Dans cet exemple, la fonction d'addition de courant de polarisation au niveau haut du troisième transistor de polarisation au niveau haut PMOS Pl L des figures 2 et 2 A est répartie entre des troisième et quatrième transistors de polarisation au niveau haut d'addition de courant Pl LA et Pl LB comme cela est représenté sur la figure 7 Le troisième transistor de polarisation au niveau haut d'addition de courant Pl LA est relié en série au deuxième transistor de polarisation au niveau haut d'augmentation de courant Pi E Le quatrième transistor de polarisation au niveau haut d'addition de courant Pl LB est relié en série au premier transistor de polarisation au niveau haut de limitation de courant statique Pl R Les troisième et quatrième transistors de polarisation au niveau haut Pi LA et Pl LB sont à leur tour reliés en parallèle au noeud de sortie intermédiaire ml Un avantage de la configuration de circuit de la figure 7 est qu'elle réduit la capacitance au niveau d'un noeud intermédiaire m 2 entre le premier transistor de polarisation au niveau haut Pl R et le quatrième transistor de polarisation au niveau haut Pl LB Cette capacitance réduite au noeud m 2 augmente la vitesse de commutation dynamique au noeud

de sortie intermédiaire ml.

Claims (20)

REVENDICATIONS

1 Circuit de tampon d'entrée de conversion TTL-CMOS ayant une entrée (VIN) destinée à recevoir des signaux de données de niveau de tension haut (HAUT) et bas (BAS), et un noeud de sortie (ml) destiné à laisser passer des signaux de données, ledit circuit de tampon d'entrée comportant un premier étage ayant un circuit de polarisation au niveau haut (Pl) relié afin de délivrer du courant vers un noeud de sortie (ml) et un circuit de polarisation au niveau bas (Ni) relié afin de dissiper du courant du noeud de sortie (ml), lesdits circuits de polarisation au niveau haut de polarisation au niveau bas (Pi, Ni) ayant des noeuds de grille de commande reliés à l'entrée (VIN), caractérisé en ce que: lesdits circuits de polarisation au niveau haut et de polarisation au niveau bas (Pi, Ni) sont construits de façon à procurer des seuils doubles à l'entrée (VIN), un premier niveau de tension de seuil relativement bas afin de commuter du courant dynamique au noeud de sortie (ml) et un deuxième niveau de tension de seuil relativement plus élevé

afin de commuter du courant statique au noeud de sortie (ml).

2 Circuit de tampon d'entrée de conversion TTL-CMOS selon la revendication 1, caractérisé en ce que le premier niveau de tension de seuil relativement faible est sensiblement un niveau d'une tension de seuil d'entrée TTL et en ce que le deuxième niveau de tension de seuil relativement plus élevé est sensiblement un niveau de tension de seuil

d'entrée CMOS.

3 Circuit de tampon d'entrée de conversion TTL-CMOS selon la revendication 1, caractérisé en ce que les circuits de polarisation au niveau haut et de polarisation au niveau bas (Pl, Ni) comportent un circuit de polarisation au niveau haut et de polarisation au niveau bas de sortie de premier étage (Pl R, PîL, Ni L) construit afin de commuter du courant dynamique au noeud de sortie (ml) au premier niveau de tension de seuil relativement bas pour des transitions de signal de données entre des niveaux de potentiel haut et bas au noeud de sortie (ml), et un circuit d'augmentation de polarisation au niveau haut (Pi E, I 3, I 4) destiné à commuter du courant statique (I Cc T) à travers le noeud de sortie (ml) au deuxième niveau de tension de seuil relativement plus élevé afin de réduire le courant statique (I Cc T) pendant un signal de données de niveau potentiel bas statique (BAS) au noeud de

sortie (ml).

4 Circuit de tampon d'entrée de conversion TTL-CMOS selon la revendication 3, caractérisé en ce que les circuits de polarisation au niveau haut et de polarisation au niveau

bas (Pl, Ni) comportent un étage d'inversion.

Circuit de tampon d'entrée de conversion TTL-CMOS selon la revendication 3, caractérisé en ce que ledit circuit de polarisation au niveau haut (Pi) comporte un premier transistor de polarisation au niveau haut PMOS (Pl R) limitant le courant statique (I Cc T), à largeur de canal relativement faible et un deuxième transistor de polarisation au niveau haut (PIE) d'augmentation du courant à capacité de courant relativement importante, lesdits premier et deuxième transistors de polarisation au niveau haut (PIR, Pi E) ayant des passages principaux de courant reliés en parallèle à une piste d'alimentation à potentiel haut (VCCQ), et un troisième transistor de polarisation au niveau haut PMOS d'addition de courant de polarisation au niveau haut (Pi L) relié au noeud de sortie (ml) en série avec les premier et deuxième transistor de polarisation au niveau haut reliés en parallèle (Fi E, PFR), lesdits premier, deuxième et troisième transistors de polarisation au niveau haut (Pl R, Pi E, PFL) étant reliés afin

de fonctionner sensiblement en phase.

6 Circuit de tampon d'entrée selon la revendication 5, caractérisé en ce que les premier et troisième transistors de polarisation au niveau haut (Pl R, Pl L) ont des noeuds de grille de commande reliés à l'entrée (VIN), et en ce que ledit circuit de tampon comporte en outre un circuit de commande d'augmentation de courant (I 3, I 4) relié entre la borne d'entrée (VIN) et un noeud de grille de commande du deuxième transistor de polarisation au niveau haut d'augmentation de courant (Pl E), ledit circuit de commande (I 3, I 4) étant construit afin de rendre passant le deuxième transistor de polarisation au niveau haut (Pi E) afin de délivrer un courant de source augmenté (ISE) pendant une transition BAS-HAUT au noeud de sortie (ml) de façon à augmenter la vitesse de commutation et afin de bloquer le deuxième transistor de polarisation au niveau haut (Pl E) pendant un signal de données de niveau de potentiel bas statique (BAS) au noeud de sortie

(ml) de façon à réduire le courant statique ICCT-

7 Circuit de tampon d'entrée selon la revendication 6, caractérisé en ce que la largeur de canal du deuxième transistor de polarisation au niveau haut d'augmentation de courant (Pl E) est sensiblement plus grande que la largeur de canal du premier transistor de polarisation au niveau haut de limitation de courant statique (Pl R) et en ce que la largeur de canal du troisième transistor de polarisation au niveau haut (Pl L) est plus grande que celle du premier ou bien du

deuxième transistor de polarisation au niveau haut (Pl E, Pl R).

8 Circuit de tampon d'entrée selon la revendication 6, caractérisé en ce que le circuit de commande d'augmentation de courant comporte des étages CMOS d'inversion (I 3, I 4) comportant à leur tour des transistors PMOS et NMOS complémentaires à largeur de canal faible (P 3, N 3; P 4, N 4) pour le fonctionnement du deuxième transistor de polarisation au niveau haut (Pi E) sensiblement en phase avec les premier et deuxième transistors de polarisation au niveau haut (Pl R,

Pi E).

9 Circuit de tampon d'entrée selon la revendication 8, caractérisé en ce que les transistors PMOS et NMOS complémentaires (P 3, N 3; P 4, N 4) du circuit de commande d'augmentation de courant sont réalisés avec des rapports de largeur de canal PMOS et NMOS choisis afin de commuter le troisième transistor de polarisation d'augmentation de courant (Pl E) au deuxième niveau de tension de seuil relativement plus élevé à l'entrée (VIN), et en ce que le circuit de polarisation au niveau bas (Nl) comporte un transistor de polarisation au niveau bas à largeur de canal relativement importante (Nl L) relié à l'entrée (VIN) avec les premier et troisième transistors de polarisation au niveau haut (Pl R, Pi L) destinés à commuter le niveau de potentiel de signal de données au noeud de sortie (ml) au premier niveau de tension

de seuil relativement bas à l'entrée (VIN).

10 Circuit de tampon d'entrée selon la revendication 9, caractérisé en ce que le circuit de polarisation au niveau bas CMOS (Ni) comporte un transistor NMOS à largeur de canal relativement importante (Nl L), et en ce que les premier, deuxième et troisième transistors de polarisation au niveau haut (Pl R, Pl E, Pl L) sont choisis afin de procurer une largeur de canal effective de circuit équivalent pour le circuit de polarisation au niveau haut (Pl) sensiblement inférieure à la largeur de canal du transistor de polarisation au niveau bas

(Ni L) pour un rapport décalé des largeurs de canal effectives.

il Circuit de tampon d'entrée de conversion TTL-CMOS selon la revendication 3, caractérisé en ce que ledit circuit de polarisation au niveau haut (Pl) comporte un premier transistor de polarisation au niveau haut PMOS (PFR) de limitation de courant statique (ICCT), à largeur de canal relativement faible et un deuxième transistor de polarisation au niveau haut (Pi E) d'augmentation de courant, à capacité de transport de courant relativement importante, lesdits premier et deuxième transistors de polarisation au niveau haut (Pl R, Pi E) ayant des passages principaux de courant reliés en parallèle à une piste d'alimentation à potentiel haut (VCCQ), et des troisième et quatrième transistors de polarisation au niveau haut PMOS d'addition de courant de polarisation au niveau haut (PILA, Pl LB) reliés en parallèle au noeud de sortie (ml), ledit troisième transistor de polarisation au niveau haut (PILA) étant relié en série au deuxième transistor de polarisation au niveau haut (PIE), et ledit quatrième transistor de polarisation au niveau haut (PILB) est relié en série au premier transistor de polarisation au niveau haut (Pl R), lesdits premier, deuxième, troisième et quatrième transistors de polarisation au niveau haut (Pl R, Pl E, Pi LA,

Pl LB) étant reliés afin de fonctionner sensiblement en phase.

12 Circuit de tampon d'entrée selon la revendication 11, caractérisé en ce que le deuxième transistor de polarisation au niveau haut (Pi E) du circuit de polarisation au niveau haut (Pi) est relié à l'entrée (VIN) par l'intermédiaire d'au moins un étage de polarisation au niveau haut CMOS (I 3, I 4) comportant des transistors CMOS complémentaires comprenant des transistors PMOS et NMOS à largeur de canal relativement faible (P 3, N 3; P 4, N 4) pour un fonctionnement du deuxième transistor de polarisation au niveau haut (PIE) sensiblement en phase avec les premier et troisième transistors de polarisation au niveau haut (Pl R,

PFL).

13 Circuit de tampon d'entrée selon la revendication 12, caractérisé en ce que les transistors PMOS et NMOS complémentaires (P 3, N 3; P 4, N 4) du circuit de commande d'augmentation de courant sont réalisés avec des rapports de la largeur de canal PMOS et NMOS choisis afin de commuter le deuxième transistor de polarisation au niveau haut d'augmentation de courant (Pl E) au deuxième niveau de tension de seuil relativement élevé à l'entrée (VIN), et en ce que le circuit de polarisation au niveau bas (Nl) comporte un transistor de polarisation au niveau bas à largeur de canal relativement importante (Ni L) relié à l'entrée (VIN) avec les premier et troisième transistors de polarisation au niveau haut (Pl R, Pi L) de façon à commuter le niveau de potentiel de signal de données au noeud de sortie (ml) au premier niveau de

tension de seuil relativement plus bas à l'entrée (VIN).

14 Circuit de tampon d'entrée selon la revendication 13, caractérisé en ce que le circuit de polarisation au niveau bas CMOS (NI) comporte un transistor NMOS à largeur de canal relativement importante (Nl L), et en ce que les premier, deuxième, troisième et quatrième transistors de polarisation au niveau haut (Pl R, Pi E, Pl LA, Pl LB) sont choisis de façon à procurer une largeur de canal effective de circuit équivalent pour le circuit de polarisation au niveau haut (Pl) sensiblement inférieure à la largeur de canal du transistor de polarisation au niveau bas (Ni L) pour un rapport décalé des

largeurs de canal effectives.

15 Circuit de tampon d'entrée selon la revendication 14, caractérisé en ce que les dimensions en largeur de canal des transistors respectifs et le rapport des dimensions en largeur de canal des transistors CMOS complémentaires sont choisis de telle sorte que le premier niveau de tension de seuil comprend un niveau de tension de seuil de commutation

TTL relativement bas.

16 Procédé d'adaptation de signaux de données d'entrée à l'entrée (VIN) d'un circuit de tampon d'entrée ayant des circuits de polarisation au niveau haut et de polarisation au niveau bas (Pi, Ni) reliés à un noeud de sortie (ml), caractérisé en ce qu'il comprend: une commutation de courant dynamique au noeud de sortie (ml) à un premier niveau de tension de seuil relativement faible pour des transitions de signal de données au noeud de sortie et une commutation de courant statique au noeud de sortie (ml) à un deuxième niveau de tension de seuil relativement plus élevé afin de réduire le courant statique

(ICCT)-

17 Procédé selon la revendication 16, caractérisé en ce qu'il comprend la commutation de courant dynamique à un premier niveau de tension de seuil TTL et la commutation de courant statique à un deuxième niveau de tension de seuil

CMOS.

18 Procédé d'adaptation des signaux de données d'entrée de niveau de potentiel haut (HAUT) et bas (BAS) à une entrée (VIN) pour la conversion TTL-CMOS et afin de délivrer des signaux de données à un noeud de sortie (ml) avec une vitesse de commutation accrue pendant des transitions BAS-HAUT au noeud de sortie (ml) et avec un courant statique réduit (ICCT) pendant un signal donnée de niveau de potentiel bas statique (BAS) au noeud de sortie (ml), caractérisé en ce qu'il comprend: la génération d'un courant de source limité (ISR), la génération d'un courant de source d'augmentation parallèle séparé (ISE) et la combinaison des courants de source limités d'augmentation afin de procurer un courant de polarisation au niveau haut augmenté (ISL) au noeud de sortie (ml) de façon à effectuer une transition BAS-HAUT au noeud de sortie (ml) avec une vitesse de commutation accrue; et le blocage du courant de source d'augmentation (ISE) pendant une transition HAUT-BAS au noeud de sortie (ml) et le maintien bloqué du courant de source d'augmentation (ISE) pendant un signal de données de niveau potentiel bas statique (BAS) au noeud de sortie (ml) de façon à réduire le courant statique (ICCT)> 19 Procédé selon la revendication 18, caractérisé en ce qu'il comprend l'étape de génération d'un courant de dissipation important du noeud de sortie (ml) à un premier niveau de tension de seuil de commutation relativement bas à l'entrée (VIN) afin d'effectuer une transition HAUT-BAS au noeud de sortie (ml), et de blocage du courant de source d'augmentation (ISE) à un deuxième niveau de tension de seuil

de commutation relativement plus élevé à l'entrée (VIN).

Procédé selon la revendication 19, caractérisé en ce que le premier niveau de tension de seuil de commutation est un niveau de tension de seuil de commutation TTL relativement bas et le deuxième niveau de tension de seuil de commutation est un niveau de tension de seuil de commutation CMOS

relativement plus élevé.

21 Procédé selon la revendication 20, caractérisé en ce que l'étape consistant à effectuer une transition BAS-HAUT en sortie comprend le fait de rendre passant le courant de source d'augmentation (ISE) à ladite deuxième tension de seuil de commutation relativement plus élevée avant de bloquer le courant de dissipation au noeud de sortie (ml) audit premier

niveau de tension de seuil de commutation relativement bas.

22 Circuit de tampon d'entrée de conversion TTL-CMOS ayant une entrée (VIN) destinée à recevoir des signaux de données de niveau de potentiel haut (HAUT) et bas (BAS), et un noeud de sortie (ml) destiné à laisser passer des signaux de données, ledit circuit de tampon d'entrée comportant un étage d'entrée ayant un circuit de polarisation au niveau haut (Pl) relié afin de délivrer du courant vers le noeud de sortie (ml) et un circuit de polarisation au niveau bas (Ni) relié afin de dissiper du courant du noeud de sortie (ml), lesdits circuits de polarisation au niveau haut et de polarisation au niveau bas ayant des noeuds de grille de commande reliés à l'entrée (VIN), caractérisé en ce que, afin d'augmenter le courant dynamique pendant les transitions au noeud de sortie (ml) de façon à augmenter là vitesse de commutation tout en limitant le courant statique (ICCT) pendant les signaux de données bas statique (BAS) au noeud de sortie, celui-ci comprend: ledit circuit de polarisation au niveau haut (Pi) qui comporte un premier transistor de polarisation au niveau haut PMOS (Pl R) de limitation de courant statique (I Cc T) à largeur de canal relativement faible et un deuxième transistor de polarisation au niveau haut (PIE) d'augmentation du courant conduisant un courant relativement important, lesdits premier et deuxième transistors de polarisation au niveau haut (PIR, Pi E) ayant des passages de courant principaux reliés en parallèle à une piste d'alimentation à potentiel haut (VCCQ), et au moins un transistor de polarisation au niveau haut PMOS d'addition de courant de polarisation au niveau haut (Pi L, Pi LA, Pl LB) reliés au noeud de sortie (ml) en série avec au moins un des premier et deuxième transistors de polarisation au niveau haut reliés en parallèle (PIE, Pl R), ledit premier transistor de polarisation au niveau haut (PIR) et ledit transistor de polarisation au niveau haut PMOS d'addition de courant (Pi L, Pi LA, Pl LB) ayant des noeuds de grille de commande reliés à l'entrée (VIN); un circuit de commande d'augmentation de courant (I 3, I 4) reliés entre l'entrée (VIN) et un noeud de grille de commande du deuxième transistor de polarisation au niveau haut d'augmentation de courant (Pi E), ledit circuit de commande (I 3, I 4) étant réalisé de façon à rendre passant le deuxième transistor de polarisation au niveau haut (PIE) afin de délivrer un courant de source augmenté (ISE) pendant une transition BAS-HAUT au noeud de sortie (ml) de façon à augmenter la vitesse de commutation et afin de bloquer le deuxième transistor de polarisation au niveau haut (PIE) pendant un signal de données de niveau potentiel bas statique (BAS) au noeud de sortie (ml) de façon à réduire le courant statique (ICCT); ledit circuit de commande d'augmentation de courant comportant au moins un étage CMOS d'inversion (I 3, 14) comportant à son tour des transistors PMOS et NMOS complémentaires à largeur de canal relativement faible (P 3, N 3; P 4, N 4) pour un fonctionnement du deuxième transistor de polarisation au niveau haut (PIE) sensiblement en phase avec les premier et deuxième transistors de polarisation au niveau

haut (Pl R, PIE).

23 Circuit de tampon d'entrée selon la revendication 22, caractérisé en ce que les transistors PMOS et NMOS complémentaires (P 3, N 3; P 4, N 4) du circuit de commande d'augmentation de courant sont réalisés avec des rapports de largeur de canal PMOS et NMOS choisis de façon à commuter le troisième transistor de polarisation au niveau haut d'augmentation de courant (PIE) à un deuxième niveau de tension de seuil de commutation de courant relativement plus élevé à l'entrée (VIN), et en ce que le circuit de polarisation au niveau bas (NI) comporte un transistor de polarisation au niveau bas à largeur de canal relativement importante (NIL) relié à l'entrée (VIN) avec les premier et troisième transistors de polarisation au niveau haut (PIR, Pl L) de façon à commuter le niveau de potentiel de signal de données au noeud de sortie (ml) à un premier niveau de tension

de seuil relativement bas à l'entrée (VIN).

24 Circuit de tampon d'entrée selon la revendication 23, caractérisé en ce que les dimensions de largeur de canal des transistors respectifs et le rapport des dimensions de largeur de canal des transistors CMOS complémentaires sont choisis de telle sorte que le premier niveau de tension de seuil comporte un niveau de tension de seuil de commutation TTL (VTTL) et de telle sorte que le deuxième niveau de tension de seuil comporte un niveau de tension de seuil de commutation CMOS (VTC Mo S). Circuit de tampon d'entrée selon la revendication 24, caractérisé en ce que le circuit de polarisation au niveau bas CMOS (Nl) comporte un transistor NMOS à largeur de canal relativement importante (Nl L), et en ce que les premier et deuxième et au moins un des transistors de polarisation au niveau haut d'addition de courant (Pl R, Pl E, PIL, Pi LA, Pl LB) sont choisis de façon à procurer une largeur de canal effective de circuit équivalent pour le circuit de polarisation au niveau haut (Pi) sensiblement inférieure à la largeur de canal du transistor de polarisation au niveau bas (Ni L) pour un rapport décalé de largeurs de canal afin

d'établir un premier niveau de tension de seuil TTL.