JPH0653381A - 半導体装置及びそれに用いるリードフレームの製造方法 - Google Patents

半導体装置及びそれに用いるリードフレームの製造方法

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JPH0653381A
JPH0653381A JP4220673A JP22067392A JPH0653381A JP H0653381 A JPH0653381 A JP H0653381A JP 4220673 A JP4220673 A JP 4220673A JP 22067392 A JP22067392 A JP 22067392A JP H0653381 A JPH0653381 A JP H0653381A
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Abstract

(57)【要約】 【目的】 ＬＯＣ型の半導体装置において、不良製品の
少ない長期の寿命を有する半導体装置及びそれに用いる
リードフレームの製造方法を提供する。 【構成】 主要表面の内側に複数のパット２４を有する
半導体素子１２上に、前記パット２４の領域部分を露出
させる露出部１８を備え、しかもその内側端部が前記パ
ット２４に導電性ワイヤ２５を介して接続される複数の
インナーリード１５を備えたリードフレーム１１を、絶
縁シート１３を介して接着搭載し、更に、前記半導体素
子１２と、導電性ワイヤ２５と、前記リードフレーム１
１の内側端部とを樹脂封止してなる半導体装置１０及び
それに用いるリードフレーム１１の製造方法において、
前記リードフレーム１１の少なくとも前記半導体素子１
２の表面領域に相当する部分においては、プレス加工に
よって生じる打抜きカエリ等の突起が、電解研磨及び／
又は化学研磨によって除去されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主要表面の周辺から内
側に入った内部表面領域に複数のパット（接続端子をい
う）を設けた半導体素子上に絶縁シートを介してリード
フレームを搭載する半導体装置及びそれに用いるリード
フレームの製造方法に関する。
【０００２】
【従来の技術】半導体素子をリードフレームに固定し
て、所定のワイヤリングを行い、しかる後に樹脂封止を
行った半導体装置については、機械的、電気的、熱的特
性の点において優れたＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉ
ｐ）型の半導体装置が採用されている。このＬＯＣ型の
半導体装置は、上表面の内側に複数のパットを有する半
導体素子上に、前記パットの領域部分を露出させる露出
部を備え、しかもその内側端部が前記パットに導電性ワ
イヤを介して接続される複数のインナーリードを備えた
リードフレームを、所定広さの絶縁樹脂層を介して接着
搭載して製造されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来例
に係る製造方法を用いた前記ＬＯＣ型の半導体装置にお
いては、比較的不良製品が多く発生するということが判
明した。そこで、本発明者は鋭意研究の結果、前記ＬＯ
Ｃ型の半導体装置に使用されるいるリードフレームは、
比較的安価に製造可能なプレス加工によって行われてい
るので、以下のような原因によって不良製品が発生する
ことを解明した。即ち、前記ＬＯＣ型の半導体装置にお
いては、薄い絶縁樹脂層を介して半導体素子上にリード
フレームを載せているので、リードフレームにプレス加
工によって生じたカエリ等の突起によって、前記絶縁樹
脂層が破れて絶縁不良となる場合がある。また、プレス
加工方向を反対にして前記突起が仮に絶縁シートを破ら
ないようにした場合であっても、今度は封止樹脂中に前
記突起が突き刺さっていることになって、その部分に応
力集中が起こり、破損しやすい。そこで、全部をフォト
エッチングによって加工することも考えられるが、処理
工程が複雑となり、コスト高になる。本発明はかかる事
情に鑑みてなされたもので、前記ＬＯＣ型の半導体装置
において、不良製品の少ない長期の寿命を有する半導体
装置及びそれに用いるリードフレームの製造方法を提供
することを目的とする。
【０００４】
【課題を解決するための手段】前記目的に沿う請求項１
記載の半導体装置は、主要表面の内側に複数のパットを
有する半導体素子上に、前記パットの領域部分を露出さ
せる露出部を備え、しかもその内側端部が前記パットに
導電性ワイヤを介して接続される複数のインナーリード
を備えたリードフレームを、絶縁シートを介して接着搭
載し、更に、前記半導体素子と、導電性ワイヤと、前記
リードフレームの内側端部とを樹脂封止してなる半導体
装置において、前記リードフレームの少なくとも前記半
導体素子の表面領域に相当する部分においては、プレス
加工によって生じる打抜きカエリ等の突起が、電解研磨
及び／又は化学研磨によって除去されて構成されてい
る。また、請求項２記載の半導体装置に用いるリードフ
レームの製造方法は、プレス加工によって、前記リード
フレームの所定部分を連結する連結片を残して主要部分
の形状を形成し、予め前記連結片を除去する切断部分の
表面側、裏面側いずれか一方又は両方にＶノッチを入れ
る工程と、前記プレス加工されたリードフレームの少な
くとも前記半導体素子の表面領域部分の打抜きカエリや
Ｖノッチによる膨れ等の突起を電解研磨及び／又は化学
研磨によって除去する工程と、前記突起が除去されたリ
ードフレームをレジスト膜で覆い、光化学処理または機
械的処理によって少なくともそれぞれのインナーリード
先端のワイヤリードの接続部分の金属素地を露出させる
と共に、この部分に貴金属めっきを行う工程と、前記め
っき処理を行ったリードフレームの該めっき処理面と反
対面側に前記半導体素子の表面領域に対応する部分に絶
縁シートを貼着する工程と、プレス加工によって前記Ｖ
ノッチが形成された前記連結片を絶縁シートと共に打抜
き除去して前記リードフレームが連結された所定部分を
分離する工程とを有して構成される。
【０００５】
【作用】請求項１、２記載の半導体装置及びそれに用い
るリードフレームの製造方法においては、リードフレー
ムの少なくとも半導体素子の表面領域に相当する部分に
おいては、プレス加工によって生じる打抜きカエリやＶ
ノッチの脹み等の突起が、電解研磨及び／又は化学研磨
によって除去されているので、所定のめっき領域を形成
する際に、突起が被めっき液部分を被覆するドライフィ
ルム等のレジスト膜を損傷することを防ぎ、めっき液の
側面漏れを防止する。また、前記リードフレームに絶縁
シートを貼着する際に、突起によって絶縁シートが破
れ、絶縁不良や素子に損傷を起こすことがない。更に、
この部分は、周囲の封止樹脂とは円滑に接触するので、
突起によって生じる封止樹脂内の集中応力を緩和するこ
とができる。そして、インナーリードと封止樹脂の密着
性が向上するから半導体素子の発熱によって封止樹脂に
亀裂等が入ることが極めて少なく、歩留りを向上させ
る。特に、請求項２記載の製造方法においては、リード
フレームの前記導電性ワイヤの接続部分を除く被めっき
部分をレジスト膜で被覆を行って貴金属めっきがなされ
ているので、従来技術のように押し圧マスキングに比べ
めっき液の側面漏れがない。従って、リード側面などの
めっき不用箇所にめっき層の形成がなくマイグレーショ
ンを防止する。
【０００６】
【実施例】続いて、添付した図面を参照しつつ、本発明
を具体化した実施例につき説明し、本発明の理解に供す
る。ここに、図１は本発明の一実施例に係る半導体装置
の概略斜視図、図２は同側断面図、図３は加工途中のリ
ードフレームの斜視図、図４は同部分拡大斜視図、図５
は同部分拡大断面図、図６はプレス加工後のリードフレ
ームの部分断面図、図７は他の実施例に係るリードフレ
ームの部分斜視図である。
【０００７】図１、図２に示すように、本発明の一実施
例に係る半導体装置１０は、上部のリードフレーム１１
と、下部の半導体素子１２と、該半導体素子１２とリー
ドフレーム１１を接合する絶縁シートの一例である両面
テープ１３とを有してなる。以下、これらについて詳し
く説明する。
【０００８】前記リードフレーム１１は、ＬＯＣ型の半
導体装置に用いるリードフレームであって、Ｃｕ−Ｆｅ
系またはＮｉ−Ｆｅ系等の金属材からなる条材に、アウ
ターリード１４、インナーリード１５、ダムバー（タイ
バーともいう）１６及び対向するバスリード１７をそれ
ぞれ有する第１リード群と、第２リード群を備えると共
に、半導体素子１２の素子パットを露出させるパット露
出部１８とを備えている。前記リードフレーム１１を製
造する場合には、図３に示すようにプレス加工によって
所定のパイロット孔１９、アウターリード１４及びバス
リード１７、インナーリード１５、ダムバー１６でそれ
ぞれ構成された第１リード群２３ａ及び第２リード群２
３ｂの加工を行う。この場合、図４に示すように、それ
ぞれのインナーリード１５の先端は連結片２７を介して
バスリード１７によってそれぞれ連結され、対向するバ
スリード１７は、複数の連結片２８を介して連結され、
結果として第１リード群２３ａ及び第２リード群２３ｂ
は前記連結片２７、２８を介して一体化されている。そ
して、後工程でバスリード１７を相互に連結する連結片
２８と、インナーリード１５とバスリード１７の連結片
２７を分離する必要があるので、この連結片２７、２８
の除去部分には、図５に示すように表面または裏面の一
方あるいは両面からＶノッチ２０、２１、２１ａを設け
ておく。
【０００９】この後、該プレス加工された条材を所定の
濃度のピクリン酸に漬けて通電して全領域の電解研磨を
行う。これによって図６に一例を示すプレス加工によっ
て生じたカエリ等からなる突起２２が除去される。次
に、該条材の表裏にレジスト膜を形成する。このレジス
ト膜はドライフィルムを貼着したものであっても、レジ
スト液に該条材を漬けてレジスト膜を形成させる方法、
あるいはこれらを合わせ行うものであっても良い。そし
て、貴金属めっきをしようとするそれぞれのインナーリ
ード１５の表面の先端領域部分に露光を行って現像し、
該インナーリード１５の表面先端に金属露出部を形成
し、該露出部にめっき液を噴射あるいはめっき液に漬け
て銀、金等の貴金属めっきを行う。この後、前記表裏の
レジスト膜を除去して、図１に示すように下部の半導体
素子１２を覆う面積を有する前記両面テープ１３を接合
する。
【００１０】この後、前記Ｖノッチ２０、２１、２１ａ
の直上からプレス加工を行って、図１、図２に示すよう
にパット露出部１８及び透孔１８ａ、１８ｂを形成する
ことによって、前記連結片２７、２８を除去してインナ
ーリード１５の先端部分離と、中央側のバスリード１７
の分離形成を行う。ここで、前記切断分離をプレス加工
によって行っても、切断部分の条材の裏面には予めＶノ
ッチ２０、２１、２１ａが形成されているので、カエリ
等の突起が完成品であるリードフレーム１１の裏面から
突出することはなく、結果として素地や絶縁シートであ
る両面テープ１３に傷を付けることがない。また、以上
の処理工程においては、連結片２７、２８の切断部分に
Ｖノッチ２０、２１、２１ａを形成すると共に、前記両
面テープ１３をリードフレーム１１とある条材の裏面か
ら貼着した状態で、プレス加工を行っているので、切断
されたインナーリード１５の浮き沈みや寄りを防止する
ことができる。そして、リードフレーム１１の先端領域
のみ金属部を露出させて、めっきを行っているので、め
っき後打抜き形成されたリードフレームに比較してマイ
グレーションが減少する。
【００１１】前記工程を経てリードフレーム１１が完成
するので、該リードフレーム１１の下部に半導体素子１
２を前記両面テープ１３を介して接合するが、該半導体
素子１２は、上部表面中央に接合端子であるパット２４
が直線状に並べて多数配設され、図２に示すように、イ
ンナーリード１５と、金線、アルミ線あるいは銅線から
なる導電性ワイヤ２５によって連結した後、前記半導体
素子１２、導電性ワイヤ２５及びインナーリード１５を
樹脂封止して半導体装置１０が形成される。図２におい
て、２６は封止樹脂を示し、図４において斜線部分は貴
金属めっきを示す。
【００１２】この実施例においては、インナーリード１
５の両端に連結された対となるバスリード１７が設けら
れ、共通アースあるいは共通電源として使用し、インピ
ーダンスを減少し、内部の半導体素子１２の動作の向上
を図ることができるようになっている。図７にはバスリ
ードが形成されていないリードフレームを示すが、図に
示すように、最初のプレス加工にあっては左右のインナ
ーリード群３２、３３が中央の連結片３４によって連結
され、該連結片３４の切離し部分には裏面から予めＶノ
ッチが設けられ、前記工程を経て裏面に所定広さの両面
テープからなる絶縁シートを貼着した後、連結片３４が
Ｖノッチ部分で切り離され、独立したインナーリード群
３２、３３が形成される。なお、図において３５は下部
のパット露出領域を示す。
【００１３】以上の実施例においては、絶縁シートの接
着剤層として熱硬化性接着剤を使用したが、使用目的に
よっては熱可塑性接着剤を使用することも可能である。
また、前記実施例においては、絶縁シートの中間に金属
板を配置することも可能であり、これによって半導体素
子１２から発する熱をより拡散することができる。そし
て、前記実施例においては、突起は電解研磨によって除
去したが、化学研磨によって除去することも可能であ
り、これらを併用することも可能である。
【００１４】
【発明の効果】請求項１、２記載の半導体装置及びそれ
に用いるリードフレームの製造方法においては、リード
フレームの成形をプレス加工によって行い、しかもプレ
ス加工で生じる打抜きカエリ等の突起が電解研磨及び／
又は化学研磨によって除去されているので、少なくとも
半導体素子に接する部分の絶縁シートを破壊して絶縁不
良や素子の破損を起こすことがなく、更にはリードフレ
ームと封止樹脂との密着性が向上すると共に、封止樹脂
内の応力集中を緩和するから封止樹脂が破損する等の事
故が減少した。更に、リード側面等のめっき不要箇所に
めっき層の形成がなく、マイグレーションを防止するの
で、リード間の短絡が無くなり信頼性の高い半導体装置
を提供することができる。更に、リードフレームの成形
はプレス加工によっているので、製造コストを下げるこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の分解斜視
図である。
【図２】同側断面図である。
【図３】加工途中のリードフレームの斜視図である。
【図４】同部分拡大斜視図である。
【図５】同部分拡大断面図である。
【図６】同部分拡大断面図である。
【図７】本発明の他の実施例に係るリードフレームの部
分斜視図である。
【符号の説明】
１０ 半導体装置 １１ リードフレーム １２ 半導体素子 １３ 両面テープ（絶縁シート） １４ アウターリード １５ インナーリード １６ ダムバー １７ バスリード １８ パット露出部 １８ａ 透孔 １８ｂ 透孔 １９ パイロット孔 ２０ Ｖノッチ ２１ Ｖノッチ ２１ａ Ｖノッチ ２２ 突起 ２３ａ 第１リード群 ２３ｂ 第２リード群 ２４ パット ２５ 導電性ワイヤ ２６ 封止樹脂 ２７ 連結片 ２８ 連結片 ３２ インナーリード群 ３３ インナーリード群 ３４ 連結片 ３５ パット露出領域
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ２５Ｆ 3/16 Ａ 8414−4Ｋ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 主要表面の内側に複数のパットを有する
    半導体素子上に、前記パットの領域部分を露出させる露
    出部を備え、しかもその内側端部が前記パットに導電性
    ワイヤを介して接続される複数のインナーリードを備え
    たリードフレームを、絶縁シートを介して接着搭載し、
    更に、前記半導体素子と、導電性ワイヤと、前記リード
    フレームの内側端部とを樹脂封止してなる半導体装置に
    おいて、 前記リードフレームの少なくとも前記半導体素子の表面
    領域に相当する部分においては、プレス加工によって生
    じる打抜きカエリ等の突起が、電解研磨及び／又は化学
    研磨によって除去されていることを特徴とする半導体装
    置。
  2. 【請求項２】 主要表面の内側に複数のパットを有する
    半導体素子上に、前記パットの領域部分を露出させる露
    出部を備え、しかもその内側端部が前記パットに導電性
    ワイヤを介して接続される複数のインナーリードを備え
    たリードフレームを、絶縁シートを介して接着搭載し、
    更に、前記半導体素子と、導電性ワイヤと、前記リード
    フレームの内側端部とを樹脂封止してなる半導体装置に
    用いるリードフレームの製造方法であって、 プレス加工によって、前記リードフレームの所定部分を
    連結する連結片を残して主要部分の形状を形成し、予め
    前記連結片を除去する切断部分の表面側、裏面側いずれ
    か一方又は両方にＶノッチを入れる工程と、前記プレス
    加工されたリードフレームの少なくとも前記半導体素子
    の表面領域部分の打抜きカエリやＶノッチによる膨れ等
    の突起を電解研磨及び／又は化学研磨によって除去する
    工程と、前記突起が除去されたリードフレームをレジス
    ト膜で覆い、光化学処理または機械的処理によって少な
    くともそれぞれのインナーリード先端のワイヤリードの
    接続部分の金属素地を露出させると共に、この部分に貴
    金属めっきを行う工程と、前記めっき処理を行ったリー
    ドフレームの該めっき処理面と反対面側に前記半導体素
    子の表面領域に対応する部分に絶縁シートを貼着する工
    程と、プレス加工によって前記Ｖノッチが形成された前
    記連結片を絶縁シートと共に打抜き除去して前記リード
    フレームの連結された所定部分を分離する工程とを有し
    てなることを特徴とする半導体装置に用いるリードフレ
    ームの製造方法。
JP4220673A 1992-07-27 1992-07-27 半導体装置及びそれに用いるリードフレームの製造方法 Expired - Fee Related JP2670569B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307046A (ja) * 1996-05-15 1997-11-28 Nec Corp 金型及び該金型を用いたタイバ−切断方法
SG87194A1 (en) * 2000-08-17 2002-03-19 Samsung Techwin Co Ltd Lead frame and method of manufacturing the lead frame
JP2017168703A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202045A (ja) * 1989-01-31 1990-08-10 Mitsui High Tec Inc リードフレームの製造方法
JPH04114438A (ja) * 1990-09-04 1992-04-15 Hitachi Ltd 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02202045A (ja) * 1989-01-31 1990-08-10 Mitsui High Tec Inc リードフレームの製造方法
JPH04114438A (ja) * 1990-09-04 1992-04-15 Hitachi Ltd 半導体集積回路装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307046A (ja) * 1996-05-15 1997-11-28 Nec Corp 金型及び該金型を用いたタイバ−切断方法
SG87194A1 (en) * 2000-08-17 2002-03-19 Samsung Techwin Co Ltd Lead frame and method of manufacturing the lead frame
JP2017168703A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置

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