JPH0652016A - ウオッチドッグタイマ用出力回路 - Google Patents
ウオッチドッグタイマ用出力回路Info
- Publication number
- JPH0652016A JPH0652016A JP4200877A JP20087792A JPH0652016A JP H0652016 A JPH0652016 A JP H0652016A JP 4200877 A JP4200877 A JP 4200877A JP 20087792 A JP20087792 A JP 20087792A JP H0652016 A JPH0652016 A JP H0652016A
- Authority
- JP
- Japan
- Prior art keywords
- output
- watchdog timer
- input
- refresh signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】レベル安定型のウオッチドッグタイマ出力が得
られるウオッチドッグタイマ用出力回路を提供するにあ
る。 【構成】ＣＰＵが暴走してリフレッシュ信号Ｖｉｎが入
力しなくなる暴走状態では、ウオッチドッグタイマＩＣ
１０はＲＳＴ１端子の出力を”Ｈ””Ｌ”を繰り返す発
振出力とする。”Ｈ”信号はダイオードＤ2 で切り離さ
れるため、出力回路１１は”Ｌ”信号が入力端に入力し
たときに帰還抵抗Ｒ0 の働きによりノットゲートＮ
Ｔ1 、ＮＴ2 の直列回路の出力、つまり出力Ｑを”Ｌ”
に保持する。
られるウオッチドッグタイマ用出力回路を提供するにあ
る。 【構成】ＣＰＵが暴走してリフレッシュ信号Ｖｉｎが入
力しなくなる暴走状態では、ウオッチドッグタイマＩＣ
１０はＲＳＴ１端子の出力を”Ｈ””Ｌ”を繰り返す発
振出力とする。”Ｈ”信号はダイオードＤ2 で切り離さ
れるため、出力回路１１は”Ｌ”信号が入力端に入力し
たときに帰還抵抗Ｒ0 の働きによりノットゲートＮ
Ｔ1 、ＮＴ2 の直列回路の出力、つまり出力Ｑを”Ｌ”
に保持する。
Description
【０００１】
【産業上の利用分野】本発明はウオッチドッグタイマ用
出力回路に関する。
出力回路に関する。
【０００２】
【従来の技術】一般にＣＰＵの暴走を検知するためにウ
オッチドッグタイマが使用され、ＣＰＵの暴走検知時に
その出力で制御機器の出力のクリアに用いたり、暴走状
態の表示に用いたりする。そして暴走時の状態は表示や
出力クリアの関係で、例えば”Ｌ”の状態に安定するこ
とが要求される。
オッチドッグタイマが使用され、ＣＰＵの暴走検知時に
その出力で制御機器の出力のクリアに用いたり、暴走状
態の表示に用いたりする。そして暴走時の状態は表示や
出力クリアの関係で、例えば”Ｌ”の状態に安定するこ
とが要求される。
【０００３】図６はリトリガブル動作の必要なウオッチ
ドッグタイマが必要な場合に用いられるＨＣ１２３、Ｈ
Ｃ４５３８等の汎用のウオッチドッグタイマＩＣが使用
された制御回路例を示しており、この回路はＣＰＵ１
と、プログラム等を格納したＲＯＭ２と、データの一時
格納や演算処理のエリアをとるためのＲＡＭ３と、電源
立ち上がり時にＣＰＵ１にリセットをかけるためのリセ
ットＩＣ４とで制御回路部を構成するとともに、ＣＰＵ
１の暴走検知時に発光ダイオードＬを点灯させて暴走検
知を表示させるとともに、出力クリア信号を発生するウ
オッチドッグタイマＩＣ５とからなる。
ドッグタイマが必要な場合に用いられるＨＣ１２３、Ｈ
Ｃ４５３８等の汎用のウオッチドッグタイマＩＣが使用
された制御回路例を示しており、この回路はＣＰＵ１
と、プログラム等を格納したＲＯＭ２と、データの一時
格納や演算処理のエリアをとるためのＲＡＭ３と、電源
立ち上がり時にＣＰＵ１にリセットをかけるためのリセ
ットＩＣ４とで制御回路部を構成するとともに、ＣＰＵ
１の暴走検知時に発光ダイオードＬを点灯させて暴走検
知を表示させるとともに、出力クリア信号を発生するウ
オッチドッグタイマＩＣ５とからなる。
【０００４】この回路例のウッチドッグタイマＩＣ５は
次のように動作する。まずＣＰＵ１が正常に動作してい
る間は、ソフトウェアにより一定時間Ｔ2 内にウオッチ
ドッグタイマＩＣ５をリフレッシュするリフレッシュ信
号Ｖｉｎが図７（ｂ）に示すようにＣＰＵ１から出力す
ることになる。このリフレッシュ信号Ｖｉｎが与えられ
ている間は、ウオッチドッグタイマＩＣ５はウオッチド
ッグタイマ出力Ｑを図７（ａ）に示すように”Ｈ”に保
っている。
次のように動作する。まずＣＰＵ１が正常に動作してい
る間は、ソフトウェアにより一定時間Ｔ2 内にウオッチ
ドッグタイマＩＣ５をリフレッシュするリフレッシュ信
号Ｖｉｎが図７（ｂ）に示すようにＣＰＵ１から出力す
ることになる。このリフレッシュ信号Ｖｉｎが与えられ
ている間は、ウオッチドッグタイマＩＣ５はウオッチド
ッグタイマ出力Ｑを図７（ａ）に示すように”Ｈ”に保
っている。
【０００５】ＣＰＵ１が図７（ｂ）に示す時刻ｔ1 で暴
走した場合、ウオッチドッグタイマＩＣ２はリフレッシ
ュ信号Ｖｉｎが与えられなくなるため、ウオッチドッグ
タイマＩＣ２の時定数Ｒｘ，Ｃｘで定まる時間Ｔ1 （＞
Ｔ2 ）経過後にウオッチドッグタイマ出力Ｑを”Ｌ”と
する。
走した場合、ウオッチドッグタイマＩＣ２はリフレッシ
ュ信号Ｖｉｎが与えられなくなるため、ウオッチドッグ
タイマＩＣ２の時定数Ｒｘ，Ｃｘで定まる時間Ｔ1 （＞
Ｔ2 ）経過後にウオッチドッグタイマ出力Ｑを”Ｌ”と
する。
【０００６】
【発明が解決しようとする課題】ところで大型の制御機
器等では上記のようにウオッチドッグタイマＩＣを用い
て実現していることも多いが、少ないＩＣで同様の効果
を実現できれば、制御機器の小型化、高密度化、低価格
化に有効となる。例えばＣＰＵとして、ＲＯＭ、ＲＡＭ
を一つのＩＣ内に設けた所謂１チップマイクロコンピュ
ータが用いられることがある。またウオッチドッグタイ
マＩＣについても最近ではリセット機能とウッチドッグ
タイマ機能とを組み込んだもの（例えば三菱電機製 Ｍ
５２９５Ｌ、Ｍ５２９５Ｐ等）が提供されきている。し
かしこのウッチドッグタイマＩＣのウッチドッグタイマ
出力はＣＰＵの暴走検知時に自走発振出力となるものが
多く、前述の所望の動作に対してはそのまま使うことが
できない。図８（ａ）はこのリセット機能を組み込んだ
ウオッチドッグタイマＩＣにＣＰＵから与えられるリフ
レッシュ信号を示し、同図（ｂ）は暴走検知時ｔ1 にウ
オッチドッグタイマＩＣから出力されるウオッチドッグ
タイマ出力を示す。
器等では上記のようにウオッチドッグタイマＩＣを用い
て実現していることも多いが、少ないＩＣで同様の効果
を実現できれば、制御機器の小型化、高密度化、低価格
化に有効となる。例えばＣＰＵとして、ＲＯＭ、ＲＡＭ
を一つのＩＣ内に設けた所謂１チップマイクロコンピュ
ータが用いられることがある。またウオッチドッグタイ
マＩＣについても最近ではリセット機能とウッチドッグ
タイマ機能とを組み込んだもの（例えば三菱電機製 Ｍ
５２９５Ｌ、Ｍ５２９５Ｐ等）が提供されきている。し
かしこのウッチドッグタイマＩＣのウッチドッグタイマ
出力はＣＰＵの暴走検知時に自走発振出力となるものが
多く、前述の所望の動作に対してはそのまま使うことが
できない。図８（ａ）はこのリセット機能を組み込んだ
ウオッチドッグタイマＩＣにＣＰＵから与えられるリフ
レッシュ信号を示し、同図（ｂ）は暴走検知時ｔ1 にウ
オッチドッグタイマＩＣから出力されるウオッチドッグ
タイマ出力を示す。
【０００７】本発明は上述の問題点に鑑みて為されたも
ので、その目的とするところは暴走検知時に自走発振動
作して発振出力をウオッチドッグタイマ出力として発生
するウオッチドッグタイマＩＣを使用してもレベル安定
型のウオッチドッグタイマ出力が得られるウオッチドッ
グタイマ用出力回路を提供するにある。
ので、その目的とするところは暴走検知時に自走発振動
作して発振出力をウオッチドッグタイマ出力として発生
するウオッチドッグタイマＩＣを使用してもレベル安定
型のウオッチドッグタイマ出力が得られるウオッチドッ
グタイマ用出力回路を提供するにある。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、請求項１の発明は、リフレッシュ信号の入力中は
出力が”Ｈ”に固定され、リフレッシュ信号の入力が停
止するとウオッチドッグタイマ出力が発振状態となる既
製のウッチドッグタイマＩＣのウオッチドッグタイマ出
力と、ウッチドッグタイマＩＣにＣＰＵから与えられる
リフレッシュ信号とを夫々入力し、ウオッチドッグタイ
マ出力が発振時にはウオッチドッグタイマ出力の”Ｌ”
を保持し、リフレッシュ信号の入力があれば、リフッシ
ュ信号の”Ｈ”を保持する保持手段を備えたものであ
る。
めに、請求項１の発明は、リフレッシュ信号の入力中は
出力が”Ｈ”に固定され、リフレッシュ信号の入力が停
止するとウオッチドッグタイマ出力が発振状態となる既
製のウッチドッグタイマＩＣのウオッチドッグタイマ出
力と、ウッチドッグタイマＩＣにＣＰＵから与えられる
リフレッシュ信号とを夫々入力し、ウオッチドッグタイ
マ出力が発振時にはウオッチドッグタイマ出力の”Ｌ”
を保持し、リフレッシュ信号の入力があれば、リフッシ
ュ信号の”Ｈ”を保持する保持手段を備えたものであ
る。
【０００９】請求項２の発明は、保持手段を、ウッチド
クタタイマＩＣからのウオッチドッグ出力を逆方向のダ
イオードを介して入力端に接続し、リフレッシュ信号を
順方向の別のダイオードを介して入力端に接続するバッ
ファと、このバッファの入出力端間に接続した帰還抵抗
とで構成したものである。請求項３の発明は、保持手段
を、ウッチドクタタイマＩＣからのウオッチドッグ出力
を一方の入力端に、リフレッシュ信号を順方向のダイオ
ードを介して他方の入力端に接続したアンドゲートと、
アンドゲートの出力端と上記他方の入力端との間に接続
したものである。
クタタイマＩＣからのウオッチドッグ出力を逆方向のダ
イオードを介して入力端に接続し、リフレッシュ信号を
順方向の別のダイオードを介して入力端に接続するバッ
ファと、このバッファの入出力端間に接続した帰還抵抗
とで構成したものである。請求項３の発明は、保持手段
を、ウッチドクタタイマＩＣからのウオッチドッグ出力
を一方の入力端に、リフレッシュ信号を順方向のダイオ
ードを介して他方の入力端に接続したアンドゲートと、
アンドゲートの出力端と上記他方の入力端との間に接続
したものである。
【００１０】
【作用】而して請求項１の発明の構成によれば、リフレ
ッシュ信号の入力中は出力が”Ｈ”に固定され、リフレ
ッシュ信号の入力が停止するとウオッチドッグタイマ出
力が発振状態となる既製のウッチドッグタイマＩＣであ
っても、保持手段により”Ｌ”のウオッチドッグタイマ
出力に保持することができ、レベル安定型のウオッチド
ッグタイマ出力が得られるものである。
ッシュ信号の入力中は出力が”Ｈ”に固定され、リフレ
ッシュ信号の入力が停止するとウオッチドッグタイマ出
力が発振状態となる既製のウッチドッグタイマＩＣであ
っても、保持手段により”Ｌ”のウオッチドッグタイマ
出力に保持することができ、レベル安定型のウオッチド
ッグタイマ出力が得られるものである。
【００１１】請求項２及び請求項３の発明によれば、余
りゲートを用いた保持手段を構成することができる。
りゲートを用いた保持手段を構成することができる。
【００１２】
（実施例１）図１は本実施例の回路構成を示しており、
リセット機能を組み込んだウオッチドッグタイマＩＣ１
０のウッチドッグタイマ出力端子であるオープンコレク
タのＲＳＴ１端子はプルアップ抵抗Ｒ1 でプルアップさ
れるとともに、逆方向のダイオードＤ2 を介して出力回
路１１の入力端に接続されている。またリセットＩＣ１
０のリフレッシュ信号入力端子であるＷＤ端子にはコン
デンサＣ1 を介してＣＰＵからのリフレッシュ信号Ｖｉ
ｎが入力するようになっている。またリフレッシュ信号
Ｖｉｎは出力回路１１の上記入力端にダイオードＤ1 と
抵抗Ｒ2 とを介して入力する。
リセット機能を組み込んだウオッチドッグタイマＩＣ１
０のウッチドッグタイマ出力端子であるオープンコレク
タのＲＳＴ１端子はプルアップ抵抗Ｒ1 でプルアップさ
れるとともに、逆方向のダイオードＤ2 を介して出力回
路１１の入力端に接続されている。またリセットＩＣ１
０のリフレッシュ信号入力端子であるＷＤ端子にはコン
デンサＣ1 を介してＣＰＵからのリフレッシュ信号Ｖｉ
ｎが入力するようになっている。またリフレッシュ信号
Ｖｉｎは出力回路１１の上記入力端にダイオードＤ1 と
抵抗Ｒ2 とを介して入力する。
【００１３】出力回路１１は上記入力端と出力端との間
に直列接続した２つのノットゲートＮＴ1 、ＮＴ2 から
なるバッファと、入力端と出力端との間に接続した帰還
用抵抗Ｒ0 と、上記ダイオードＤ1 と、抵抗Ｒ2 とを備
え、２つのノットゲートＮＴ 1 、ＮＴ2 及び帰還抵抗Ｒ
0 とで保持手段を構成する。ウオッチドッグタイマＩＣ
１０は図２に示す構成を持つ三菱電機製のＭ５２９５Ｌ
を用いている。このウオッチドッグタイマＩＣ１０はＶ
ｃｃ端子の入力電圧が一定電圧まで上昇するとＲＳＴ
１、ＲＳＴ２端子をリセット状態になり、更にＶｃｃ端
子の入力電圧が上昇して所定電圧（ＶＴＨ1 ）に達する
と、ＴＣ端子に接続するコンデンサの充電を開始し、Ｖ
ｃｃ端子の入力電圧が更に上昇して所定電圧（ＶＴ
Ｈ21）に達すると、ＲＳＴ２端子を”Ｈ”にし、ＴＣ端
子の電圧が一定電圧（ＶＴＨ3 ）に達すると、ＲＳＴ１
端子を”Ｈ”にする。更にＴＣ端子の電圧が上昇して所
定電圧（ＶＴＨ4 ）に達すると、ＴＣ端子に接続された
コンデンサの電荷を放電させるとともにＲＳＴ１端子
を”Ｌ”にする。そしてＴＣ端子の電圧が一定電圧（Ｖ
ＴＨ3 ）に下がると、ＲＳＴ１端子を”Ｈ”にする。こ
のＲＳＴ１端子の動作はＷＤ端子に、ＴＣ端子の電圧Ｖ
ＴＨ3 に達するまえに、コンデンサを放電させるような
リフレッシュ信号Ｖｉｎが入力されない限り繰り返され
る。またＶｃｃ端子の電圧がＶＴＨ21よりやや低い電圧
ＶＴＨ22に低下すると、ＲＳＴ２端子を”Ｌ”にし、更
にＶＴＨ1 まで下がると、ＲＳＴ１端子を”Ｌ”にす
る。尚ＩＣ内のＷＤＴはウッチドドッグタイマ部であ
り、Ｖｒｅｆは基準電圧回路部である。
に直列接続した２つのノットゲートＮＴ1 、ＮＴ2 から
なるバッファと、入力端と出力端との間に接続した帰還
用抵抗Ｒ0 と、上記ダイオードＤ1 と、抵抗Ｒ2 とを備
え、２つのノットゲートＮＴ 1 、ＮＴ2 及び帰還抵抗Ｒ
0 とで保持手段を構成する。ウオッチドッグタイマＩＣ
１０は図２に示す構成を持つ三菱電機製のＭ５２９５Ｌ
を用いている。このウオッチドッグタイマＩＣ１０はＶ
ｃｃ端子の入力電圧が一定電圧まで上昇するとＲＳＴ
１、ＲＳＴ２端子をリセット状態になり、更にＶｃｃ端
子の入力電圧が上昇して所定電圧（ＶＴＨ1 ）に達する
と、ＴＣ端子に接続するコンデンサの充電を開始し、Ｖ
ｃｃ端子の入力電圧が更に上昇して所定電圧（ＶＴ
Ｈ21）に達すると、ＲＳＴ２端子を”Ｈ”にし、ＴＣ端
子の電圧が一定電圧（ＶＴＨ3 ）に達すると、ＲＳＴ１
端子を”Ｈ”にする。更にＴＣ端子の電圧が上昇して所
定電圧（ＶＴＨ4 ）に達すると、ＴＣ端子に接続された
コンデンサの電荷を放電させるとともにＲＳＴ１端子
を”Ｌ”にする。そしてＴＣ端子の電圧が一定電圧（Ｖ
ＴＨ3 ）に下がると、ＲＳＴ１端子を”Ｈ”にする。こ
のＲＳＴ１端子の動作はＷＤ端子に、ＴＣ端子の電圧Ｖ
ＴＨ3 に達するまえに、コンデンサを放電させるような
リフレッシュ信号Ｖｉｎが入力されない限り繰り返され
る。またＶｃｃ端子の電圧がＶＴＨ21よりやや低い電圧
ＶＴＨ22に低下すると、ＲＳＴ２端子を”Ｌ”にし、更
にＶＴＨ1 まで下がると、ＲＳＴ１端子を”Ｌ”にす
る。尚ＩＣ内のＷＤＴはウッチドドッグタイマ部であ
り、Ｖｒｅｆは基準電圧回路部である。
【００１４】次に図１回路の動作を図３のタイミングチ
ャートに基づいて説明する。まず電源オン状態でＣＰＵ
がまだ動作していない場合（図３（ｂ）に示す期間Ｔ
ａ）にあっては、ＣＰＵからのリフレッシュ信号Ｖｉｎ
が入力せず、ウッチドドッグタイマＩＣ１０のＷＤ端子
は図３（ｂ）に示すように”Ｌ”となっている。リフレ
ッシュ信号Ｖｉｎが入力しないので、ウッチドッグタイ
マＩＣ１０はＲＳＴ１端子に図３（ａ）に示すように”
Ｌ””Ｈ”を繰り返す発振出力を発生する。
ャートに基づいて説明する。まず電源オン状態でＣＰＵ
がまだ動作していない場合（図３（ｂ）に示す期間Ｔ
ａ）にあっては、ＣＰＵからのリフレッシュ信号Ｖｉｎ
が入力せず、ウッチドドッグタイマＩＣ１０のＷＤ端子
は図３（ｂ）に示すように”Ｌ”となっている。リフレ
ッシュ信号Ｖｉｎが入力しないので、ウッチドッグタイ
マＩＣ１０はＲＳＴ１端子に図３（ａ）に示すように”
Ｌ””Ｈ”を繰り返す発振出力を発生する。
【００１５】出力回路１１では、ＲＳＴ１端子が”Ｌ”
のとき、ダイオードＤ2 を通じて入力端が”Ｌ”となる
ため、ノットゲートＮＴ2 の出力Ｖｃが”Ｌ”となる。
この”Ｌ”は帰還抵抗Ｒ0 を通じて入力端に帰還され、
そのため出力端は”Ｌ”に固定される。つまり出力Ｑを
図３（ｃ）に示すように保持する。次にＣＰＵが正常に
動作している場合（Ｔｂ期間）には、図３（ｂ）に示す
ようにリフレッシュ信号ＶｉｎがコンデンサＣ1 を介し
てウッチドドッグタイマＩＣ１０のＷＤ端子に入力する
ため、ウオッチドッグタイマＩＣ１０はＲＳＴ１端子の
ウオッチドッグタイマ出力を”Ｈ”に固定する。このた
めＲＳＴ１端子のウオッチドッグタイマ出力はダイオー
ドＤ2 により出力回路１１と切り離された状態になる。
のとき、ダイオードＤ2 を通じて入力端が”Ｌ”となる
ため、ノットゲートＮＴ2 の出力Ｖｃが”Ｌ”となる。
この”Ｌ”は帰還抵抗Ｒ0 を通じて入力端に帰還され、
そのため出力端は”Ｌ”に固定される。つまり出力Ｑを
図３（ｃ）に示すように保持する。次にＣＰＵが正常に
動作している場合（Ｔｂ期間）には、図３（ｂ）に示す
ようにリフレッシュ信号ＶｉｎがコンデンサＣ1 を介し
てウッチドドッグタイマＩＣ１０のＷＤ端子に入力する
ため、ウオッチドッグタイマＩＣ１０はＲＳＴ１端子の
ウオッチドッグタイマ出力を”Ｈ”に固定する。このた
めＲＳＴ１端子のウオッチドッグタイマ出力はダイオー
ドＤ2 により出力回路１１と切り離された状態になる。
【００１６】一方出力回路１１ではダイオードＤ1 、抵
抗Ｒ2 を介して入力端にリフレッシュ信号Ｖｉｎの”
Ｈ”信号が入力するため、ノットゲートＮＴ2 の出力
が”Ｈ”となる。ここで抵抗Ｒ2 、Ｒ0 の抵抗値はリフ
レッシュ信号が”Ｌ”であっても入力端の分圧電圧が”
Ｈ”となるように設定しており、そのため出力端の”
Ｈ”信号が帰還抵抗Ｒ0 を介して入力端に帰還され、そ
の結果出力回路１１は出力Ｑを図３（ｃ）に示すよう
に”Ｈ”に保持する。
抗Ｒ2 を介して入力端にリフレッシュ信号Ｖｉｎの”
Ｈ”信号が入力するため、ノットゲートＮＴ2 の出力
が”Ｈ”となる。ここで抵抗Ｒ2 、Ｒ0 の抵抗値はリフ
レッシュ信号が”Ｌ”であっても入力端の分圧電圧が”
Ｈ”となるように設定しており、そのため出力端の”
Ｈ”信号が帰還抵抗Ｒ0 を介して入力端に帰還され、そ
の結果出力回路１１は出力Ｑを図３（ｃ）に示すよう
に”Ｈ”に保持する。
【００１７】次にＣＰＵが暴走して図３（ｂ）に示すよ
うに正常なリフレッシュ信号Ｖｉｎが入力しなくなる暴
走状態Ｔｃでは、ウオッチドッグタイマＩＣ１０はＲＳ
Ｔ１端子の出力を”Ｈ””Ｌ”と繰り返す発振出力とす
る。そのため上述した電源オン状態と同様に帰還抵抗Ｒ
0 の働きにより出力回路１１は出力Ｑを”Ｌ”に保持す
る。
うに正常なリフレッシュ信号Ｖｉｎが入力しなくなる暴
走状態Ｔｃでは、ウオッチドッグタイマＩＣ１０はＲＳ
Ｔ１端子の出力を”Ｈ””Ｌ”と繰り返す発振出力とす
る。そのため上述した電源オン状態と同様に帰還抵抗Ｒ
0 の働きにより出力回路１１は出力Ｑを”Ｌ”に保持す
る。
【００１８】尚正常状態で入力するリフレッシュ信号Ｖ
ｉｎが”Ｌ”となる期間はダイオードＤ1 により、出力
回路１１と切り離なされるため、上記出力回路１１の動
作には影響がない。以上のようにＣＰＵの暴走検知時に
自走発振動作を行なうウオッチドッグタイマＩＣ１０の
ウオッチドッグタイマ出力を”Ｌ”のレベル安定型のウ
オッチドッグタイマ出力に変換することができるのであ
る。
ｉｎが”Ｌ”となる期間はダイオードＤ1 により、出力
回路１１と切り離なされるため、上記出力回路１１の動
作には影響がない。以上のようにＣＰＵの暴走検知時に
自走発振動作を行なうウオッチドッグタイマＩＣ１０の
ウオッチドッグタイマ出力を”Ｌ”のレベル安定型のウ
オッチドッグタイマ出力に変換することができるのであ
る。
【００１９】（実施例２）上記実施例１では出力回路１
１の保持手段にはノットゲートＮＴ1 、ＮＴ2 の直列回
路でバッファを用いているが本実施例では図４に示すよ
うに入力側を共通接続して１入力としたアンドゲートＡ
Ｎ1 を用いている。このアンドゲートＡＮ 1 に他の回路
の余ったものを使用することにより、ＩＣ数を増やすこ
となく保持手段を実現したものでる。
１の保持手段にはノットゲートＮＴ1 、ＮＴ2 の直列回
路でバッファを用いているが本実施例では図４に示すよ
うに入力側を共通接続して１入力としたアンドゲートＡ
Ｎ1 を用いている。このアンドゲートＡＮ 1 に他の回路
の余ったものを使用することにより、ＩＣ数を増やすこ
となく保持手段を実現したものでる。
【００２０】なお本実施例の動作は実施例１と同じであ
るため省略する。 （実施例３）上記実施例１、２ではウオッチドッグタイ
マＩＣ１０のＲＳＴ１端子が”Ｈ”になったとき、ダイ
オードＤ2 により出力回路１１の入力端と切り離すよう
にしたものであるが、本実施例の出力回路１１は２入力
のアンドゲートＡＮ2 の一方の入力端にプルアップされ
たＲＳＴ１端子を接続し、他方の入力端にダイオードＤ
1 を介してリフレッシュ信号Ｖｉｎを入力するととも
に、出力端に一端を接続した帰還抵抗Ｒ0 を接続し、ア
ンドゲートＡＮ2 及び帰還抵抗Ｒ0 で保持手段を構成し
ている。
るため省略する。 （実施例３）上記実施例１、２ではウオッチドッグタイ
マＩＣ１０のＲＳＴ１端子が”Ｈ”になったとき、ダイ
オードＤ2 により出力回路１１の入力端と切り離すよう
にしたものであるが、本実施例の出力回路１１は２入力
のアンドゲートＡＮ2 の一方の入力端にプルアップされ
たＲＳＴ１端子を接続し、他方の入力端にダイオードＤ
1 を介してリフレッシュ信号Ｖｉｎを入力するととも
に、出力端に一端を接続した帰還抵抗Ｒ0 を接続し、ア
ンドゲートＡＮ2 及び帰還抵抗Ｒ0 で保持手段を構成し
ている。
【００２１】而して本実施例ではウオッチドッグタイマ
ＩＣ１０のＲＳＴ１端子の出力が発振して”Ｌ”となる
場合、つまり電源オン状態やＣＰＵ暴走検知時にはアン
ドゲートＡＮ2 の出力が”Ｌ”になり、この”Ｌ”信号
が帰還抵抗Ｒ0 を介してアンドゲートＡＮ2 の他の入力
端に帰還してアンドゲートＡＮ2 の出力が”Ｌ”に固定
されるのである。つまり出力回路１１は出力Ｑを”Ｌ”
に保持するのである。
ＩＣ１０のＲＳＴ１端子の出力が発振して”Ｌ”となる
場合、つまり電源オン状態やＣＰＵ暴走検知時にはアン
ドゲートＡＮ2 の出力が”Ｌ”になり、この”Ｌ”信号
が帰還抵抗Ｒ0 を介してアンドゲートＡＮ2 の他の入力
端に帰還してアンドゲートＡＮ2 の出力が”Ｌ”に固定
されるのである。つまり出力回路１１は出力Ｑを”Ｌ”
に保持するのである。
【００２２】一方ＣＰＵが正常に動作している状態では
ウオッチドッグタイマＩＣ１０のＲＳＴ１端子の出力
が”Ｈ”であるため、リフレッシュ信号Ｖｉｎが”Ｈ”
になったときにアンドゲートＡＮ2 の出力が帰還抵抗Ｒ
0 により”Ｈ”に固定される。つまり出力回路１１は出
力Ｑを”Ｈ”に保持する。尚正常時のリフレッシュ信号
Ｖｉｎの”Ｌ”期間は上述のようにダイオードＤ1 によ
り出力回路１１と切り離なされるため出力回路１１の動
作には影響を与えない。
ウオッチドッグタイマＩＣ１０のＲＳＴ１端子の出力
が”Ｈ”であるため、リフレッシュ信号Ｖｉｎが”Ｈ”
になったときにアンドゲートＡＮ2 の出力が帰還抵抗Ｒ
0 により”Ｈ”に固定される。つまり出力回路１１は出
力Ｑを”Ｈ”に保持する。尚正常時のリフレッシュ信号
Ｖｉｎの”Ｌ”期間は上述のようにダイオードＤ1 によ
り出力回路１１と切り離なされるため出力回路１１の動
作には影響を与えない。
【００２３】
【発明の効果】請求項１の発明は、リフレッシュ信号の
入力中は出力が”Ｈ”に固定され、リフレッシュ信号の
入力が停止するとウオッチドッグタイマ出力が発振状態
となる既製のウッチドッグタイマＩＣのウオッチドッグ
タイマ出力と、ウッチドッグタイマＩＣにＣＰＵから与
えられるリフレッシュ信号とを夫々入力し、ウオッチド
ッグタイマ出力が発振時にはウオッチドッグタイマ出力
の”Ｌ”を保持し、リフレッシュ信号の入力があれば、
リフッシュ信号の”Ｈ”を保持する保持手段を備えたの
で、リフレッシュ信号の入力が停止して状態ではウオッ
チドッグタイマ出力を発振状態とするリセット機能内蔵
の既製のウッチドッグタイマＩＣであっても、ＣＰＵの
暴走時にウオッチドッグタイマ出力の”Ｌ”を保持して
出力することができ、そのため”Ｌ”のレベル安定型の
ウオッチドッグタイマ出力が得られるものであり、その
ためリセット機能を備えたウオッチドッグタイマＩＣが
使用することにより付加する制御機器の使用ＩＣ数を減
らすことができ、小型化と、高密度化と、低価格化とが
図れるという効果がある。
入力中は出力が”Ｈ”に固定され、リフレッシュ信号の
入力が停止するとウオッチドッグタイマ出力が発振状態
となる既製のウッチドッグタイマＩＣのウオッチドッグ
タイマ出力と、ウッチドッグタイマＩＣにＣＰＵから与
えられるリフレッシュ信号とを夫々入力し、ウオッチド
ッグタイマ出力が発振時にはウオッチドッグタイマ出力
の”Ｌ”を保持し、リフレッシュ信号の入力があれば、
リフッシュ信号の”Ｈ”を保持する保持手段を備えたの
で、リフレッシュ信号の入力が停止して状態ではウオッ
チドッグタイマ出力を発振状態とするリセット機能内蔵
の既製のウッチドッグタイマＩＣであっても、ＣＰＵの
暴走時にウオッチドッグタイマ出力の”Ｌ”を保持して
出力することができ、そのため”Ｌ”のレベル安定型の
ウオッチドッグタイマ出力が得られるものであり、その
ためリセット機能を備えたウオッチドッグタイマＩＣが
使用することにより付加する制御機器の使用ＩＣ数を減
らすことができ、小型化と、高密度化と、低価格化とが
図れるという効果がある。
【００２４】請求項２又は請求項３の発明は、余りゲー
トの使用により保持手段を構成することができるため、
より小型化と、高密度化と、低価格化とが図れるという
効果がある。
トの使用により保持手段を構成することができるため、
より小型化と、高密度化と、低価格化とが図れるという
効果がある。
【図１】本発明の実施例１の回路図である。
【図２】同上使用のリセット機能を備えたウオッチドッ
グタイマ１Ｃの回路図である。
グタイマ１Ｃの回路図である。
【図３】同上の動作説明用タイムチャートである。
【図４】本発明の実施例２の回路図である。
【図５】本発明の実施例３の回路図である。
【図６】従来例の回路図である。
【図７】同上の動作説明用タイムチャートである。
【図８】リセット機能を備えたウオッチドッグタイマ１
Ｃの動作説明用タイムチャートである。
Ｃの動作説明用タイムチャートである。
１０ ウオッチドッグタイマ１Ｃ １１ 出力回路 Ｄ1 、Ｄ2 ダイオード Ｒ0 帰還抵抗 ＮＴ1 ，ＮＴ2 ノットゲート
Claims (3)
- 【請求項１】リフレッシュ信号の入力中は出力が”Ｈ”
に固定され、リフレッシュ信号の入力が停止するとウオ
ッチドッグタイマ出力が発振状態となる既製のウッチド
ッグタイマＩＣのウオッチドッグタイマ出力と、ウッチ
ドッグタイマＩＣにＣＰＵから与えられるリフレッシュ
信号とを夫々入力し、ウオッチドッグタイマ出力が発振
時にはウオッチドッグタイマ出力の”Ｌ”を保持し、リ
フレッシュ信号の入力があれば、リフッシュ信号の”
Ｈ”を保持する保持手段を備えたことを特徴とするウオ
ッチドッグタイマ用出力回路。 - 【請求項２】上記保持手段を、ウッチドクタタイマＩＣ
からのウオッチドッグ出力を逆方向のダイオードを介し
て入力端に接続し、リフレッシュ信号を順方向の別のダ
イオードを介して入力端に接続するバッファと、このバ
ッファの入出力端間に接続した帰還抵抗とで構成したこ
とを特徴とする請求項１記載のウオッチドッグタイマ用
出力回路。 - 【請求項３】上記保持手段を、はウッチドッグタタイマ
ＩＣからのウオッチドッグ出力を一方の入力端に、リフ
レッシュ信号を順方向のダイオードを介して他方の入力
端に接続したアンドゲートと、アンドゲートの出力端と
上記他方の入力端との間に接続した帰還抵抗とで構成し
たことを特徴とする請求項１記載のウオッチドッグタイ
マ用出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200877A JPH0652016A (ja) | 1992-07-28 | 1992-07-28 | ウオッチドッグタイマ用出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200877A JPH0652016A (ja) | 1992-07-28 | 1992-07-28 | ウオッチドッグタイマ用出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652016A true JPH0652016A (ja) | 1994-02-25 |
Family
ID=16431730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200877A Withdrawn JPH0652016A (ja) | 1992-07-28 | 1992-07-28 | ウオッチドッグタイマ用出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652016A (ja) |
-
1992
- 1992-07-28 JP JP4200877A patent/JPH0652016A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0780035B1 (en) | Accurate rc oscillator | |
| US4670676A (en) | Reset circuit | |
| EP0658974B1 (en) | Oscillator circuit having a CMOS inverter and resonant element | |
| US4864255A (en) | Oscillator capable of quickly supplying a stable oscillation signal | |
| GB2242043A (en) | A microcomputer on a non-contact IC card | |
| JPH1195859A (ja) | 集積回路内蔵発振回路 | |
| JP2004260648A (ja) | パワーオンリセット回路 | |
| JPH0652016A (ja) | ウオッチドッグタイマ用出力回路 | |
| US5063355A (en) | Timer circuit | |
| JPH0428171B2 (ja) | ||
| JP2722348B2 (ja) | 発振回路 | |
| US20020063591A1 (en) | Divider with cycle time correction | |
| JPS59175203A (ja) | 発振制御回路 | |
| KR930002226Y1 (ko) | 워치독 회로 | |
| JPH038126B2 (ja) | ||
| KR200161966Y1 (ko) | 음향 제어회로 | |
| JP2544224Y2 (ja) | マイクロコンピュータの時定数設定回路 | |
| JP2521228Y2 (ja) | 表示装置 | |
| KR970053279A (ko) | 집적 회로 장치 | |
| JPH0426221A (ja) | 発振回路 | |
| JPH1165894A (ja) | モノマルチ回路 | |
| JPH06301452A (ja) | リセット回路 | |
| KR890001096Y1 (ko) | 컴퓨터 주변장치의 초기화신호 발생회로 | |
| JPH0470912A (ja) | 三端子水晶発振器 | |
| JPH0345546B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |